专利名称：一种提高相变存储器存储密度的方法及其实现电路的制作方法
技术领域：
本发明属于大规模数字集成电路技术领域，具体为一种通过选通管复用提高阻性存储器存储密度的方法及其实现电路。
背景技术：
存储器在半导体市场中占有重要的地位，仅DRAM(Dynamic Random Access Memory)和FLASH两种就占有整个市场的15％，随着便携式电子设备的不断普及，不挥发存储器市场也越来越大。闪存技术(FLASH)是目前不挥发存储市场中的主流产品，但是FLASH中用于存储电荷的浮栅不能随着技术代的发展无限制减薄，因此必须有新一代不挥发存储器作为闪存技术的替代者。相变存储器作为一种新兴的不挥发存储技术，在读写速度，读写次数，数据保持时间，单元面积以及多值存储实现等诸多方面都展示出极大的优越性，成为未来不挥发存储市场主流产品最有力的竞争者[1].用于相变存储的材料是硫系化合物半导体(如Ge、Sb、Te合金，以下简称GST)，在光、电等形式能量的作用下，该材料可以在“多晶”和“非晶”两相间发生可逆转变，非晶态的电阻率较之晶态要高数个数量级)，从而在电学上就表现为可以在“高阻”和“低阻”两态之间发生可逆变化，就可以用于信息1或0的存储。典型相变材料的I-V特性曲线如图1所示，当处于多晶态时，其I-V特性基本符合欧姆定律。多晶转非晶的过程称之为“Reset”，需要使存储单元通过一个幅度较高，持续时间较短，下降边沿比较陡的电流脉冲，在这样的电流脉冲作用下，GST局部熔融然后淬冷，在这一过程中GST来不及规律地成键，材料便进入了非晶状态。对于处于非晶态的GST存储单元，当其两端所加的电压超过阈值电压VT的时候，就会出现负阻现象，如果通过它的电流使其温度维持在长晶的范围，那么一段时间以后就会由“高阻态”变回到“低阻态”，这一过程称为“set”过程。相变材料“多晶”和“非晶”两种稳定的状态就构成了不挥发存储实现的基础。
目前最广泛采用的相变存储器单元结构是1T1R的串联结构，图2为其单元示意图和基于1T1R基本结构的相变存储器阵列体系结构图，MOS管2作为选通管，源、漏中的一端接地，另一端与作为存储介质的相变材料1相连，相变材料的另一段与位线相连。下面详细说明1T1R结构的工作原理写驱动单元通过位线向选通的存储单元提供一个合适的脉冲来实现相变材料在“高阻”和“低阻”间的转化。当选通MOS管被选中，由位线向GST单元注入一个高而短的电流脉冲，材料就进入非晶态(高阻)，对应的逻辑值为“0”；若位线向GST单元注入一个低而长的电流脉冲，材料就进入多晶态(低阻)，对应的逻辑值为“1”，上述两种写脉冲的形状如图3所示。读操作是通过在GST两端加一个不足以使材料发生相变的小电压，通过感知电流的大小，来判断存储单元是处于逻辑“1”还是“0”状态。
相变存储器广泛采用的1T1R单元结构有许多优点，如电路设计简单，单元便于操作，单元间干扰较小等等，然而要在现有的工艺节点下提高存储器的集成密度，却存在着一个不可解决的矛盾，下面进行详细的分析如图4所示是存储器集成密度和操作电流的关系图[2]。我们看到存储器密度的提高要求操作电流不断减小。在现在的工艺水平节点之下，操作电流约为1mA，对应着64Mb的存储密度。要进一步提高密度，就需要减小操作电流。减小操作电流的途径主要是将GST存储单元的体积做小，然而减小GST存储单元体积受到材料的物理、化学性质[3]，工艺技术水平等诸多方面的制约，因而无法持续减小，所以操作电流也无法持续降低。操作电流不能降低，就要求有源器件(如选通管)的面积就必须足够大。如果选通管的选通电压为VG，那么它的电流公式可以由公式(1)来表示IDS=KnWL(VG-Vth-12VDS)VDS----(2)]]>我们看到当加在选通管上的栅电压一定，要满足达到一定大小的漏电流，选通管的宽长比和其上的电压降，是成反比的。要提高集成密度就必须减小选通晶体管的宽长比，然而宽长比的减小，意味着更多的电压降落在选通管上，从而要求写驱动提供的写电压足够大，就需要一些电压提升模块(如电荷泵)，这样就会增加电路设计的复杂程度。如图5为1T1R存储单元的结构剖面图，存储单元在MOS选通管的上方，所以单个存储单元所占的面积是由有源器件的面积决定的，由前面的分析可以知道有源器件的面积受到操作电流的制约，无法做到最小化，所以在一定操作电流节点下集成密度不能进一步提高。
提高相变存储器的密度是相变不挥发存储所面临的一个首要问题，许多工作都试图不断减小存储材料的体积，进而来减小操作所需要的电流。我们的设计着眼于提高选通器件面积的利用率，降低单个存储单元平均所占的面积，从而来提高存储器的集成密度。
发明内容
本发明的目的在于提出一种提高相变存储器存储密度的方法及其实现电路。该方法能够在现有的工艺技术条件下，使存储密度提高数倍，而不明显增加电路设计的复杂度。并且征对这一新的1TkR结构，存储器电路，进行了功能和性能的仿真。
本发明提出的提高相变存储器存储密度的方法，是用1TkR的存储单元结构取代1T1R的传统结构，其中，k为存储单元个数，k个存储单元共用一个选通管，从而构成复式存储单元结构，这里，k＝2，3，4…64，在这种存储单元结构下，选通管的宽长比可以选取得大一些，这样在一定的操作电流下，选通管上的电压降比较小，然而由于多个存储单元共用选通管，所以每个存储单元所占的平均面积要比1T1R结构小得多，这样就解决了存储单元面积和选通管电压降之间的矛盾。
这里所述共用的选通管可以是二极管、三极管或场效应晶体管等。
本发明针对这种特殊的单元结构，相变存储器体系的布局形式采用的“层次位线”的存储器体系结构，其位线分成两个或者两个以上的层次，所述的共用同一选通管的相变存储单元挂接在最低层次的位线上，通过多路选择器连接到更高层次的位线上，以减少单元之间的干扰和位线上的延迟。通过这样的存储器体系设计可以保证每次操作都只是对复式存储单元中的一位进行，可以将单元间的干扰和误操作的几率降到最低。
本发明提出的选通管复用的方法，以及相应的“层次位线”的存储器体系设计方法，也可应用于其他形式存储器，进而达到提高存储密度的目的。其他阵列形式的电路也可利用本发明提出的思想来提高集成度。
图1为相变材料Ge2Sb2Te5的I-V特性曲线。
图2为相变存储器1T1R存储单元的结构示意图(b)和存储器阵列体系结构图(a)。
图3为控制相变存储器状态转换的编程电流脉冲波形。
图4为相变存储器编程电流与集成密度之间的关系图。
图5为相变存储器1T1R存储单元的结构图。
图6为相变存储器1TkR复式存储单元的简化电路图。
图7为相变存储器1TkR复式存储单元的结构剖面图。
图8为分享同一选通器件的存储单元的版图布局。图中，(a)为单元纵向排列，(b)为单元为方阵排列，(c)为叉指栅选通开关。
图9为1TkR复式存储单元构成的521Kb存储阵列的电路图。
图10为相变存储单元可用于spice仿真的宏模型电路图。
图11为相变存储单元电学性能仿真波形图。
图12为存储单元在“高阻”和“低阻”两态时的阻值统计分布图。其中，(a)为GST存储单元电阻值统计，(b)为多晶态，(c)为非晶态。
图13为用于电流读出的灵敏放大器。
图14为对1TkR复式存储单元的读出操作进行的蒙特卡罗电路分析仿真。
图15为相变存储器的写驱动电路图。
图16为相变存储器的写驱动的时序仿真图。
图17为对1TkR复式存储单元进行写操作的时序仿真图。
图中标号1、5为相变存储单元，2、3为选通场效应管，4为选通管栅极，6为开关管，7为局部位线，8为位线，9为钨插塞，10、12为介质层，11为下电极，13为加热层，14为上电极，15、16、17为开关，18、19、20、21、22、23为电路节点。
具体实施例方式
图1至图5已经在背景资料和发明原理中做了简要说明。
图6为本发明提出的存储单元共享选通管的复式存储单元的结构示意图。它的核心是接地的“选通管”由k个存储单元所共享，从而这k个存储单元所占的面积等于有源器件选通管的面积。选通管采用MOS场效应晶体管3，其栅极4与行译码驱动的输出相连，存储单元5有k个，其一端与选通管的源端相连，另一端通过局部位线7与开关管6相连，开关管6的栅极与K:1译码器的输出相连；在一个操作周期内，只有一个选通管导通，选通管的输出送到高层次的位线8上，位线8再通过列译码与写驱动和读出放大器相连。下面我们来对这个方法做一个定量的评估我们假定在0.18μm工艺节点之下，由图4可知“Reset”电流的幅度为1mA，假定提供的行选通电压为5V，其他参数取值如表1所示(参数是根据SMIC特征尺寸为0.18μm的MOS管的spice模型参数设定的)。对于1T1R形式的单元结构，我们要求在选通管上的压降小于500mV，将参数带入到公式2中，可以得到需要选取的宽长比至少为3.6。
表1选通管参数取值表
WL=IDSKnVDS(Vov-12VDS)]]>式(2)对于DRAM等存储器，其选通管的宽长比通常在1～2之间，所以其集成密度比较大。对于相变存储器，根据上面的分析，在一定的操作电流下其选通管的宽长比不可能太小，然而通过选通管复用技术，假定宽长比选择为4，同时四个存储单元分享一个选通管，那么等效于1T1R结构中，选通管的宽长比为1，这样相变存储器的集成密度就可以大大提高。
制造出1TkR的结构是本思想能够应用于工业生产的关键。如图7是1T4R存储单元结构的剖面图。我们提出了一种制造流程来形成这种结构，下面进行阐述首先按照标准的CMOS工艺制造出NMOS选通管，然后沉积介质层1并形成接触窗口，接着淀积金属钨，形成插塞9。然后，淀积成型下电极11，下电极面积应该较大，因为其上要并排存储单元。在下电极形成后，沉积介质层2，通过光刻和刻蚀在下电极上方形成槽，溅射一层GST相变材料，然后将槽外的GST去除。接着淀积介质层4，然后用形成上电极接触孔的掩膜版的反版作为掩膜，在介质四上开出窗口，然后使用对于介质4和2刻蚀选择比较高的刻蚀剂，将开口下面的介质层2和GST材料一起刻蚀掉，从而将相连的GST层，打断成为两个存储单元，然后再沉积介质层4并平坦化，然后形成过孔，并沉积一层薄的加热层13，移除孔外的加热层，然后沉积上电极14并成型。
由于存储器单元的布局比较规则，所以要设计好共享一个选通管的存储单元应该如何排列，下面讨论版图的设计，如图8所示，其中(a)，(b)是两种存储单元布局的方式，其中(a)方案的优点在于可以使位线排列比较规则，可以较好的与位线的pitch相匹配，然而缺点是面积利用率不高。(b)方案的优点是面积利用率高，然而位线排布却不方便。为了提高面积利用率，选通管采用如图c所示的叉指状的栅，这样可以将选通管沿“源漏方向”的长度变大，再采用(a)所示的排列方法，从而提高面积利用率。
前面讨论了单元结构，下面讨论利用该单元结构的存储器的体系结构设计和电路设计与仿真。存储器体系结构图9所示。是一个512Kb的块(block)，有1024行和512列，为了节省面积，行和列都采用交错的布局排列。其中，复式相变存储单元是采用1T4R的结构，每个复式相变存储单元引出4条局部位线，这4条局部位线分别与四个开关管相连，开关管的栅极由一个4选1的多路选择器的输出控制，这就意味着某一操作时刻，仅有一个开关管是导通的。这样512条局部位线通过第一次译码就成为128条次级局部位线；这128条局部位线再通过译码形成8位的输出，与写驱动和读出放大器连接。
要分析1TkR存储单元结构和相应的体系结构设计是否可行，就需要采用适当的模型进行仿真，在验证本设计的时候，我们采用了一种能够反应物理机理的spice模型进行仿真[4].如图10所示是这种宏模型的电路图。这种宏模型分成3个部分双稳态电路，逻辑控制电路和相变电路。双稳电路由开关15、16、17控制。当开关15导通，开关16、17断开的时候，表示相变存储单元处于低阻状态；当开关15截止，开关16导通的时候表示相变存储单元处于高阻状态。开关17的作用是模拟负阻效应，当相变存储单元处于高阻态的时候，如果加在其两端的电压超过阈值电压的时候，其电阻就会迅速降低。比较器6就是来检验其两端电压是否超过阈值电压的，其输出控制开关17的关断。逻辑控制电路是由非门和或非门组成，两个或非门构成一个RS触发器，逻辑控制电路的真值表如表2所示表2逻辑控制电路真值表
从真值表可以知道，当节点19输出为高电平的时候，表示处于高阻状态；反之，当节点19输出为低电平，节点23输出为高电平的时候，表示处于低阻状态；当节点19、23均为低电平的时候，表示维持原来的状态不改变。相变电路输出为节点19和23，可以改变存储器的状态。相变存储器状态的改变是热效应的作用，我们从三个部分来对其机理进行建模。第一部分是焦耳热的产生，和热的耗散。焦耳热的产生可以表示成为式(3)IR×VR=IR2Rmemory]]>式(3)用VCVS(电压控制电压源)来模拟焦耳热的产生。检测电流的电阻RJ，阻值为1欧姆，则流过存储单元的电流等于RJ两端的电压。受控源Gjoule可以用多项式来表示，取存储单元的瞬时电阻为1k，那么焦耳热功率表示为如式(4)所示Gjoule=0+VRj2R(R=1k)]]>式(4)在焦耳热产生的同时，有热的耗散。热的耗散和存储单元的温度有关，可以表示成为如式(5)所示Wd=∂Q∂t=-Σk▿T]]>式(5)用运算放大器1的输出电平来表示当前存储单元的温度，把热耗散的功率简化为和“存储单元与环境的温度差”成线形关系，那么热耗散也可以用一个VCVS来表示，其表达式如式(6)所示Wd＝kVoplout式(6)其中k为热耗散系数，因为积分电路输出电平是负的，所以受控源Gd的极性如图11所示。已知了产生和耗散的热的功率，就可以用式(7)计算出存储单元的温度。
T=∫Wj-WdC×Vdt]]>式(7)其中C和V分别是热容和相变区域的体积。可用一个积分电路来实现式7的计算，根据运放“虚断”的原理，列出节点电流方程，如式(8)所示CdVoplputdt+Gjoule+GdisR=⇒dVoploutdt+kRCVoplout=-GjouleRC]]>式(8)通过解这个常微分方程，可以得到运放输出电压的表达式如式(9)Voplout=Gjoulek(e-kRCt-1)]]>式(9)可以看到适当选择参数k和RC就能模拟出存储单元的温度，我们注意到当t趋于无穷大时，运放的输出电平趋于 这点也符合相变存储单元的物理机理，即当电流不是足够大的时候，无论多长时间存储单元的状态也不会发生变化。节点18的电压表示存储单元的温度，它和“代表熔点的电压”和“代表玻璃转化温度的电压”进行比较。当存储单元的温度高于熔点的时候，比较器2的输出节点19为高电平；当存储单元的温度低于熔点然而高于玻璃转化温度的时候，比较器3的输出节点21为高电位。当节点21为高电位的时候，存储单元开始长晶，我们用Johnson-Mehl公式来表示成晶的部分所占百分比，如式10所示Cx＝1-exp(-Kctn)式(10)其中Cx表示成晶部分的所占的百分比，Kc和n是与材料有关的常数，t表示时间。Kc是与温度有关的量，然而为了简化，把它当成常数。要计算Cx需要知道长晶时间，我们可以用积分电路来得到与时间成线性关系的电压，来表示时间。长晶时，节点21输出一个恒定高电位V21c作为积分器的输入，可以用式(11)来表示积分电路的输出节点22的电位变化V22=-V21cRCt]]>式(11)根据节点22的电压就可以知道长晶的时间，同时节点22的电压控制受控源Gc，我们把式(10)进行变形，得到式(12)tn=Kcln11-Cx]]>式(12)
在式12中，n值一般取2或者3，所以受控源GC可以用多项式来实现表示tn。将受控源与基准电压进行比较，基准电压的选取遵循式12，是“成晶阈值百分比”的函数(形式如式12)。当成晶部分的百分比超过阈值的时候，就表明已经完成set操作，存储单元状态变为低阻。这个模型能够较好的反映相变存储单元的物理机理，如附图11，是仿真的波形图，描述了存储单元在“reset->set->reset”过程中，温度和成晶部分百分比的变化。
下面我们利用以上的模型，来分别仿真读和写的操作，来验证电路设计的正确性。首先是讨论读的过程，如图6所示，当一个选通管导通，其余截止的时候，等效的电阻如式13Requ＝(Ron+Rselm)//(Roff1+Runsel)…//(Roffk+Runsel)式(13)相当于选通的单元并联了一些高阻的电阻，所以整体的阻值是变小了。我们考虑4种情况①选通单元是低阻，其余单元是高阻；②选通单元是高阻，其余单元是低阻；③选通单元是低阻，其余单元有高阻也有低阻；④选通单元是高阻，其余单元有低阻也有高阻；根据式(13)，可以定性的判断出，对于情况2最容易发生误读出，所以针对情况2进行仿真，找出共享选通管存储单元数的最大值。如图12，是GST存储单元高阻和低阻的阻值的统计分布图[2]，将其用高斯分布进行了拟合。在进行读出的时候，采用如图13所示的电流读出放大器[5]，用spice进行蒙特卡罗统计分析，其仿真波形如图14所示，其时序是首先EN为高，使读出放大器开始工作，然后EQ为高，结束预充电，开始把流过存储单元的电流和流过基准单元的电流比较，来判断存储单元的状态。根据统计分析可知，当共享选通管的存储单元数目小于50个时，发生误读出的几率很小。所以对于1T4R的结构，读出的可靠性是很高的。对于基准的选取，由于1TkR的结构，阻值整体向小的方向移动，所以作为基准的电阻也要比1T1R结构选取得小，才能保持原来的抗噪声能力。
对于写操作，采用Samsung专利[6]中提出的写驱动，如图15所示，下面简单说明其原理只分析写入“1”的过程，当DATA为1，传输门TC1打开，LTR3和LTR4导通，CTRLS信号电位降低。在P_RESET有效期间，管PDTR关断，而管PUTR导通程度增加，那么幅度较大的电流就灌入存储单元，从而进行了reset操作(注这里“高阻态”规定为“1”)。同理可以分析set操作。采用这个写驱动，进行写操作的仿真。
如图15所示是写操作的时序图，图16为当向1TkR复式存储单元写入数据的时候，选通单元和未选通单元两端电压的比较。由于关断的MOS管，亚阈值电流比较小，可以钳制流过未选通存储单元的电流，避免误操作。但是我们仍需要考虑公用的下电极的传热，因而在设计的时候，将加热层放在上电极下面，这样活动区域主要靠近上电极，而上电极不是共享的，所以单元之间的干扰会比较小。通过以上的仿真，我们可以得出这样的结论1TkR的存储单元结构是可行的，它可以在不增加外围电路的条件下提高集成密度。
参考文献[1]S.Lai，”Current status of the phase change memory and its future，”in IEDM TechnicalDigest.，2003，pp.36.5.1-36.5.4[2]S.J.Ahn，Y.J.Song，C.W.Jeong，J.M.Shin，Y.Fai，Y.N.Hwang，S.H.Lee，K.C.Ryoo，S.Y.Lee，J.H.Park，H.Horii*，Y.H.Ha*，J.H.Yi*，B.J.Kuh*，G.H.Koh，G.T.Jeong，H.S.Jeong，Kinam Kim and B.I.Ryu，”Highly Manufacturable High density Phase Change Memory of64Mb and Beyond”IEDM Tech.Digest，pp.907-910，December 2004. David Alder，”The mechanism of threshold switching in amorphous alloys”，APS.Review ofmodern Physics，Vol.50，No.2 April 1978. X.Q.Wei，L.P.Shi，W.Rajan，R.Zhao，B.S.Quek，X.S.Miao and T.C.Chong，“UniversalHSPICE Model for Chalcogenide Based Phase Change Memory Elements”Non-VolatileMemory Technology Symposium，2004 15-17 Nov.2004 Page(s):88-91[5]A.Chrisanthopoulos，Y.Moisiadis，Y.Tsiatouhas and A.Arapoyanni，“Comparative study ofdifferent current mode sense amplifiers in submicron CMOS technology”IEE Proc.-CircuitsDevices Syst.，Vol.149，No.3，June 20O2[6]Beak-Hyung Cho，Woo-Yeong Cho，Hyung-Rok Oh，“Writhing Driver Circuit ofPhase-Change Memoty”Pub.No.Us2004/0246808A权利要求
1.一种提高相变存储器存储密度的方法，其特征在于用1TkR的存储单元结构取代了1T1R的传统结构，其中，k个存储单元共用一个选通管，构成复式存储单元结构，这里，k＝2，3，4…64。
2.根据权利要求1所述的提高相变存储器存储密度的方法，其特征在于采用“层次位线”的存储器体系结构，其位线分成两个或者两个以上的层次，所述的共用同一选通管的相变存储单元挂接在最低层次的位线上，通过多路选择器连接到更高层次的位线上，以减少单元之间的干扰和位线上的延迟。
3.一种相变存储器阵列，其特征在于采用“层次位线”存储体系结构，其位线分成两个或两个以上的层次，复式相变存储单元挂接在最低层次的位线上，通过多路选择器连接到更高层次位线；其中，每个复式相变存储单元采用1TkR结构，k个存储单元共用一个选通管。
4.根据权利要求3所述的相变存储器阵列，其特征在于有1024行和512列，行和列都采用交错的布局排列，其中，每个复式相变存储单元采用1T4R结构，每个复式相变存储单元引出4条局部位线，这4条局部位线分别与四个开关管相连，开关管的栅极由一个4选1的多路选择器的输出控制，512条局部位线通过第一次译码成为128条次级局部位线，128条局部位线再通过译码形成8位的输出，与写驱动和读出放大器连接。
5.一种如权利要求1所述的提高相变存储器存储密度方法的实现电路，其特征在于选通管采用MOS场效应晶体管(3)，其栅极(4)与行译码驱动的输出相连，存储单元(5)有k个，其一端与选通管的源端相连，另一端通过局部位线(7)与开关管(6)相连，开关管(6)的栅极与K:1译码器的输出相连；选通管的输出送到高层次的位线(8)上，位线(8)再通过列译码与写驱动和读出放大器相连。
全文摘要
本发明属于大规模数字集成电路技术领域，具体为一种提高相变存储器存储密度的方法及其实现电路。它通过多个存储单元共享一个选通器件(如二极管、三极管、场效应晶体管等)来减小每个存储单元平均所占的面积。针对一种特殊的存储单元布局形式，采用了“层次位线”的存储器电路体系结构设计，其中，将位线通过多级的多路选择器，最后与读出放大器和写驱动电路相连接，从而提高读写操作的可靠性，减少误操作。
文档编号G11C11/4097GK1794352SQ20051011025
公开日2006年6月28日 申请日期2005年11月10日 优先权日2005年11月10日
发明者林殷茵, 刘欣, 丁益青, 李莹, 汤庭鳌, 陈邦明 申请人:复旦大学