在mcp或sip中的存储芯片的测试系统的制作方法

专利名称：在mcp或sip中的存储芯片的测试系统的制作方法
技术领域：
本发明涉及将多个种类的半导体存储芯片安装在一个封装上而构成的 系统的测试技术。
背景技术：
最近，将工艺技术不同的多个种类的存储芯片以及逻辑芯片等容纳在 一个封装中而构成系统的、被称为SIP (system in a package,封装内系 统)或者MCP (multi chip package,多芯片封装)的技术正在被开发。另 外，将多个种类的存储电路和逻辑电路等集成在一个芯片上而构成系统 的、被称为SOC (System on Chip,系统集成芯片)的技术正在被开发。
在这种系统(例如SIP)中，外部端子是为了相对于外部输入输出所 需要的信号而被形成的，其并不与存储芯片和逻辑芯片的所有端子 (pad,焊盘)相对应。特别是由于存储芯片仅被逻辑芯片访问的情况较 多，因此存储芯片的端子与外部端子连接的情况较少。为了测试未被连接 在MCP的外部端子的存储芯片而需要特别的测试技术。例如，在日本专 利文献特开2003-77296号公报中，公开了一种形成了用于在逻辑芯片内部 测试存储芯片的测试电路的MCP。在日本专利文献特开2003-149300号公 报以及日本专利文献特开2001-325800号公报中，公开了在SOC上使存储 电路作为可编程逻辑(programmable logic)起作用而构成测试电路，对其 他存储电路进行测试的技术。可编程逻辑通过从系统外部读入电路数据而 被构成。
SIP以及MCP大多是由半导体制造商或从半导体制造商购买了芯片的 用户进行组装的。在用户组装SIP或MCP时，组装后的测试必须由用户 实施。另一方面，由于SOC仅由半导体制造商制造，因此SOC完成后的 测试由半导体制造商实施。
专利文献1 专利文献2 专利文献3
日本专利文献特开2003-77296号公报； 日本专利文献特开2003-149300号公报; 日本专利文献特开2001-325800号公报。

发明内容
发明想要解决的课题
在半导体制造商对安装了多个种类的半导体存储芯片的MCP以及SIP
等的系统进行测试时，半导体制造商可将用于测试单个存储芯片的测试图
案(pattern)作为安装在系统的存储芯片的测试图案进行使用。另外，在 由可编程逻辑构成测试图案生成电路等的测试电路的情况下，也可使用单 个的存储芯片用的已有的测试图案。
另一方面，在购买了存储芯片的用户组装、测试MCP以及SIP等系 统时，用户需要从半导体制造商得到测试图案或者自己制作。在半导体制 造商将测试图案提供给用户时，有可能导致测试技术外流。并且，即使可 得到测试图案，也需要将其给与存储芯片的测试装置。用于测试存储芯片 的测试图案一般是复杂的，需要使用存储用的LSI测试器(存储器测试 器)来进行实施。此时，用户必须购买价格不菲的LSI测试器。
在MCP或者SIP上安装逻辑芯片的情况下，需要用于测试逻辑芯片 的LSI测试器(逻辑测试器)。即使用户具有存储器测试器和逻辑测试器 两者，也必须轮番地将MCP或SIP设置在存储器测试器和逻辑测试器上 进行测试，因此测试效率差。
并且，在用户构成存储芯片内的可编程逻辑的逻辑时，为了抑制测试 成本，需要从半导体制造商得到逻辑数据。但是，由半导体制造商对组装 MCP以及SIP等的系统的所有用户分配逻辑数据，这在所需的劳力和时间 以及成本上是很困难的。另外，由于每次测试需要向可编程逻辑写入逻辑 数据，因此增加了系统的测试时间和测试成本。因此，使用存储芯片内的 可编程逻辑测试MCP和SIP等系统是不现实的。
本发明的目的在于削减多个种类的存储芯片安装在一个封装上的系统 的测试成本。
用于解决课题的手段在本发明的一种方式中，半导体存储器(第一存储芯片)的测试图案 生成电路生成多个测试图案。为了测试被安装在与第一存储芯片相同的封 装内的不同种类的存储芯片(第二存储芯片)，而从第一存储芯片的多个 外部输出端子输出测试图案。并且，通过测试图案不仅可进行第一存储芯 片的存储单元阵列的测试，还可实施对第二存储芯片的测试。因此，当在 同一封装内安装不同种类的存储芯片时，在存储芯片的端子未被连接在系 统外部端子的情况下，也可测试存储芯片。由于在系统中不需要形成外部 端子，因此可削减系统成本。由于不需要生成复杂的测试图案的测试装 置，因此可削减测试成本。测试图案生成电路使用与可编程逻辑等不同的非易失性逻辑构成。因 此，在测试前不需要读入测试图案生成电路的电路数据。由于可不预先准 备测试图案而可实施测试，因此为了构成系统而购买第一以及第二存储芯 片的用户也可容易地实施测试。即，可削减成本。在本发明的另一方式中，第一存储芯片的外部输入端子接收从第二存 储芯片读出的测试图案。比较电路对由测试图案生成电路生成的测试图案 和由外部端子接收的测试图案进行比较。在比较电路的比较结果由测试结 果端子输出。因此，在第一存储芯片内判断第二存储芯片是否动作，并可 向外部输出。例如，通过判断测试结果端子的逻辑电平而得到测试结果， 因此可通过简易的测试装置来实施测试。在本发明的另一方式中，第一存储芯片的测试控制端子接收用于控制 图案生成电路的动作的测试控制信号。例如，根据测试控制信号决定为了 写入第一以及第二存储芯片而被生成的测试图案。因此，通过外部控制， 能够使用各种各样的测试图案可靠地测试第一以及第二存储芯片。不只是 单纯的合格/不合格的判断，也可实施详细的极限测试。在本发明的另一方式中，安装了第一以及第二存储芯片的系统安装了 访问这些存储芯片的逻辑芯片。系统具有使第一存储芯片、第二存储芯 片、以及逻辑芯片互相连接的系统总线。第一存储芯片的外部输出端子与 系统总线连接。由于可使用用于使系统动作的系统总线向第二存储芯片写
入测试图案，因此可削减系统内的布线数，从而可削减系统成本。另外， 通过测试第二存储芯片可实施系统总线的互相连接测试。在本发明的另一方式中，逻辑芯片的逻辑测试结果输入端子与第一存 储芯片的测试结果端子连接，并从第一存储芯片接收比较结果。因此，可 使逻辑芯片作为用于测试第一以及第二存储芯片的测试装置而起作用，从 而削减测试成本。在本发明的另一方式中，逻辑芯片具有用于将由逻辑测试结果输入端 子接收的比较结果向系统外部输出的逻辑测试结果输出端子。当逻辑芯片 的内部电路不动作，第一以及第二存储芯片的至少任一个被测试时，逻辑 芯片的选择电路将由逻辑测试结果输入端子接收的比较结果输出给逻辑测 试结果输出端子。另外，当逻辑芯片的内部电路动作时，选择电路将由逻 辑测试结果输入端子接收的信号输出给逻辑芯片的内部电路。因此，比较 结果(测试结果)不只被供给逻辑芯片，还可输出给系统的外部。因此， 根据开发系统的用户测试环境可实施最佳的测试。具体而言，例如，在用 户只具有简易的测试装置的情况下，可由逻辑芯片判断比较结果。在用户 具有LSI测试器等测试装置的情况下，可由LSI测试器判断比较结果。并 且，当逻辑芯片安装在其他的系统上时，可将逻辑测试结果输入端子以及 逻辑测试结果输出端子使用为其他的功能的端子。在本发明的另一方式中，逻辑芯片具有与第一存储芯片的测试控制输 入端子连接的、用于输出测试控制信号的逻辑测试控制输出端子。因此， 可使逻辑芯片作为用于测试第一以及第二存储芯片的测试装置而进行动 作。其结果是可削减测试成本。在本发明的另一方式中，逻辑芯片具有逻辑测试控制输入端子，所述 逻辑测试控制输入端子用于接收从系统外部向逻辑测试控制输出端子输出 的测试控制信号。当逻辑芯片的内部电路不动作，第一以及第二存储芯片 中的至少任一个被测试时，逻辑芯片的选择电路将由逻辑测试控制输入端 子接收的测试控制信号输出给逻辑测试控制输出端子。另外，当逻辑芯片 的内部电路动作时，选择电路将由逻辑测试控制输入端子接收的信号输出 给逻辑芯片的内部电路。因此，测试控制信号不只从逻辑芯片输出，也可
从系统的外部供给。因此，根据开发系统的用户测试环境可实施最佳的测 试。具体而言，例如，在用户只具有简易的测试装置的情况下，可从逻辑 芯片输出测试控制信号实施测试。在用户具有LSI测试器等测试装置的情 况下，可从LSI测试器输出测试控制信号实施测试。并且，在逻辑芯片安 装在其他的系统上时，可将逻辑测试控制输出端子以及逻辑测试输入端子 作为其他功能的端子而使用。在本发明的另一方式中，系统总线为了访问第一以及第二存储芯片而 传递从逻辑芯片的逻辑内部端子输出或输入的信号，并具有在系统内闭合 的系统信号线。逻辑芯片具有用于将逻辑内部端子与系统的外部连接的逻 辑外部端子。当逻辑芯片的内部电路不动作，第一以及第二存储芯片中的 至少任一个被测试时，逻辑芯片的选择电路将系统信号线连接在逻辑外部 端子上。另外，当逻辑芯片的内部电路动作时，选择电路将系统信号线连 接在内部电路上。因此，用于访问第一以及第二存储芯片的信号不只从逻 辑芯片输入输出，还可以从系统的外部输入输出。因此，可使用测试装置 更详细地测试第一以及第二存储芯片。另外，例如，在第一以及第二存储 芯片中的任一个是电可擦写的半导体存储器的情况下，可使用测试装置向 该半导体存储器写入程序等。发明的效果通过本发明，可削减将多个种类的存储芯片安装在一个封装中的系统 的测试成本。


图1是表示本发明第一实施方式的框图； 图2是表示本发明第二实施方式的框图； 图3是表示本发明第三实施方式的框图； 图4是表示本发明第四实施方式的框图； 图5是表示本发明第五实施方式的框图； 图6是表示本发明第六实施方式的框图； 图7是表示本发明第七实施方式的框图8是表示本发明第八实施方式的框图； 图9是表示本发明第九实施方式的框图； 图IO是表示本发明第十实施方式的框图； 图11是表示本发明第十一实施方式的框图； 图12是表示本发明第十二实施方式的框图； 图13是表示本发明第十三实施方式的框图； 图14是表示本发明第十四实施方式的框图；图15是表示本发明第十五实施方式的框图。
具体实施方式
下面，使用附图对本发明的实施方式进行说明。图中双层的四边形标记是表示形成在芯片上的外部端子(pad，焊盘)。图中的三层的四边形 标记表示MCP或SIP的外部端子(引肚P (lead)或凸点(bump)等)。在图 中用粗线表示信号线，由多根构成。另外，由粗线连接的模块的一部分由 多个电路构成。对通过外部端子而供给的信号使用与端子名相同的标号。 另外，对传递信号的信号线使用与信号名相同的标号。在以下的实施方式 中，将仅安装了多个存储芯片的封装称为MCP，将安装了存储芯片和逻辑 芯片的封装成为SIP。图1示出了本发明的第一实施方式。在该实施方式中，在封装基板 PBRD1上安装了 FCRAM (Fast Cycle RAM,快速循环随机存取器)芯片 FC1 (第一存储芯片)以及闪存芯片FL1 (第二存储芯片)，从而形成多 芯片封装MCP1 (系统)。MCP1例如安装在移动电话等便携式设备上。 FCRAM芯片FCl是具有DRAM存储器核心、并具有SRAM的接口的模 拟SRAM芯片的一种。FCRAM芯片FCl与时钟异歩动作，闪存芯片FL1 与时钟同步动作。下面，也将FCRAM芯片FCl以及闪存芯片FLl称为芯 片FC1以及芯片FLl。芯片FC1具有存储单元阵列ARY;读写控制电路RWC;多个缓存 BF1、 BF2;动作控制电路OPC;测试图案生成电路TPG;多个驱动器 DRV;以及多个焊盘，其中所述存储单元阵列ARY具有易失性存储单元 (动态存储单元)。读写控制电路RWC在进行写入动作时，接收经由焊盘以及缓存BF1、 BF2而提供的地址ADD以及数据DATA,并向由地址 ADD指示的存储单元写入数据DATA。另外，读写控制电路RWC在进行 读出动作时，从由地址ADD指示的存储单元读出数据DATA，并将读出 的数据DATA通过缓存BF2输出给焊盘。缓存BF2具有作为用于向芯片 FC1的外部输出数据DATA的驱动器的功能。动作控制电路OPC根据经由焊盘以及缓存BF1而提供的指令CMD， 将用于访问存储单元阵列ARY的动作控制信号输出到读写控制电路。另 外，当从封装基板PBRD1的外部供给的指令CMD表示测试指令时，动作 控制电路OPC输出用于激活测试图案生成电路TPG的测试信号TST。通 过测试信号TST的输出，芯片FC1的状态从通常的动作模式转移到测试 模式。当表示测试结束的指令CMD从封装基板PBRD1的外部向芯片FC1 供给时，芯片FC1的状态从测试模式转移到通常动作模式。当测试信号TST表示芯片FC1的测试时，测试图案生成电路TPG以 规定的定时顺序地生成芯片FC1用的测试图案(CMD、 ADD、 DATA)， 并将生成的测试图案输出给读写控制电路RWC。当测试信号TST表示芯 片FL1的测试时，测试图案生成电路TPG以规定的定时依次生成芯片FL1 用的测试图案(CMD、 ADD、 DATA、 CLK)，并将生成的测试图案通过 驱动器DRV、焊盘(外部输出端子)、以及系统总线SB输出给芯片 FL1。这样，系统总线SB不止在从MCP1的外部访问芯片FC1、 FL1时被 使用，在使用芯片FC1的电路测试芯片FL1时也被使用。测试图案生成电 路TPG的逻辑由门电路等非易失性逻辑(逻辑被固定的硬件)构成。因 此，在向MCP1供电后，测试图案生成电路TPG并不载入用于构成可编 程逻辑等的逻辑的数据，而是立刻生成测试图案。另外，在本实施方式以及后述的实施方式中，动作控制电路OPC可以 接收对芯片FC1、 FL1通用的测试指令，也可输出通用的测试信号TST。 此时，当接收了测试信号TST时，测试图案生成电路TPG依次生成用于 测试芯片FC1、 FL1的测试图案，并依次测试芯片FC1、 FL1。闪存芯片FL1例如是NOR型，除时钟端子之外的端子与FCRAM芯
片FC1 (SRAM)的端子具有互换性。封装基板PBRD1例如是印刷基板。 封装基板PBRD1形成与芯片FC1、 FL1连接的系统总线SB以及用于向系 统总线SB输入输出信号的外部端子(引脚或凸点等)。另外，在封装基 板PBRD1上形成用于由接合线或凸点连接芯片FC1、 FL1的焊盘和系统 总线SB的多个焊盘，这在图中未示出。在封装基板PBRD1的外部端子为 引脚时，可以将芯片FC1、 FLl的焊盘和导线架(lead frame)直接由接合 线连接。此时，系统总线SB由于由接合线构成，因此封装基板PBRDl可 以不是印刷基板。与MCP1连接的控制器(例如，CPU)通过MCPl的外 部端子访问芯片FC1、 FLl。在该实施方式中，例如便携式设备的开发商(用户)从半导体制造商 购买FCRAM芯片FCl以及闪存芯片FLl而组装MCP1。开发商在MCPl 组装后(封装后)使用简易的测试装置等进行MCPl的动作测试。具体而 言，通过从测试装置向MCP1供给测试指令，芯片FCl转移到测试模式， 并向芯片FCl以及芯片FLl写入测试数据。测试用的写入数据图案由半导 体制造商公开。在此，写入数据图案是全0图案、全1图案、前进图案(7 —于乂夕"Z夕一y)等公知的测试数据写入顺序以及被写入的数据映射 (map)。测试装置为了得到测试结果而访问芯片FCl的存储单元阵列 ARY以及芯片FL2的存储单元阵列，并将被读出的数据与半导体制造商 公开的写入数据图案(期待值)进行比较，从而判断MCPl是合格品还是 不良品。测试装置可生成测试指令，如果是为了得到测试结果而可访问芯片 FCl、 FLl的规格，则可测试MCP1。因此，不需要生成复杂测试图案 (包括信号的定时)的测试装置(例如，存储器专用的LSI测试器(存储 器测试器))。为了得到测试结果而访问FCl、 FLl的频率可以较低。由 于用简易的测试装置可测试MCP1，因此可削减成本。另外，不需要载入 用于构成测试图案生成电路TPG的逻辑的数据。特别是对于为了制造MCPl而购买芯片FCl、 FLl的便携式设备的开 发商来说，不需要购买昂贵的LSI测试器等，因此可大幅度地削减测试成 本。并且，不必从半导体制造商获得包含定时(timing)的详细的测试图案(或者，用于产生生成测试图案逻辑的逻辑数据)。由于半导体制造商不 需要向顾客提供详细的测试图案，因此可防止测试技术的外流。以上，在第一实施方式中，在芯片FC1上形成测试图案生成电路TPG，所述测试图案生成电路TPG生成用于测试自身存储单元阵列ARY 和不同种类的芯片FL1的存储单元阵列的测试图案。因此，可以在不使用 生成复杂测试图案的昂贵测试装置的情况下，向芯片FC1、 FL1写入测试 数据。其结果是可削减MCP1的测试成本。由于在测试芯片FL1时，可利用系统总线SB向芯片FL1供给测试图 案，因此可削减形成在封装基板PBRD1上的布线数(或者接合线的数 目)，从而可减小封装基板PBRD1的大小。测试图案生成电路TPG使用与可编程逻辑等不同的非易失性的逻辑 (硬件)形成。因此，在测试前不需要读入用于构成测试图案生成电路 TPG的电路数据。由于可不预先准备测试图案而实施测试，因此为了组装 MCP1而购买芯片FC1、 FL1的用户在MCP1组装后也可容易地实施芯片 FC1、 FL1的测试。图2示出了本发明的第二实施方式。对与第一实施方式相同的要素标 有相同的标号，并省略其详细的说明。在该实施方式中，在封装基板 PBRD2上安装FCRAM芯片FC2以及闪存芯片FL1 ，形成多芯片封装 MCP2 (系统)。MCP2例如安装在移动电话等便携式设备上。封装基板 PBRD2除外部端子(引脚或者凸点)与芯片FC1、 FL1的焊盘的连接规格 (接合规格)不同之外，其余与第一实施方式的封装基板PBRD1相同。芯片FC2具有为了访问存储单元阵列ARY而输入的信号和被输出到 芯片FL1的测试图案信号所通用的焊盘(外部端子)。但是，指令端子 CMD根据芯片FC2用和芯片FL1测试用的不同而独立地形成。芯片FC2 的其他构成与第一实施方式的芯片FC1相同。在该实施方式中，向存储单元阵列ARY写入的数据通过通用的焊盘 供给缓存BF2。从存储单元阵列ARY读出的数据DATA通过缓存BF2和 通用的焊盘而输出到封装基板PBRD2的外部端子。用于访问存储单元阵 列ARY的地址ADD通过通用的焊盘被供给缓存BF1 。 该实施方式的MCP2的测试手法与第一实施方式相同。即，芯片FC2 当从MCP2的外部接收到测试指令时，向芯片FC2 (存储单元阵列 ARY)以及芯片FL1写入测试数据。写入后，测试MCP2的测试装置通过 读出被存储在芯片FC1、 FL1的测试数据来判断MCP2是合格品还是不良n叩o以上，即使在第二实施方式中也可得到与第一实施方式相同的效果。并且，在该实施方式中，由于将用于访问存储单元阵列ARY而被输入输 出到芯片FC2的信号ADD、 DATA的焊盘和输出由测试图案生成电路 TPG生成的测试图案(ADD、 DATA)的通用的缓存器形成在芯片FC2 上，因此可削减在芯片FC2内形成的焊盘的数目，从而可削减芯片FC2的芯片尺寸。图3示出本发明的第三实施方式。对与第一以及第二实施方式相同的 要素标有相同的符号，并省略其详细的说明。在该实施方式中，在封装基 板PBRD3上安装FCRAM芯片FC3以及闪存芯片FL1，从而形成多芯片 封装MCP3 (系统)。MCP3例如安装在移动电话等便携式设备上。芯片FC3除第二实施方式的芯片FC2的结构之外，还具有依次连接的 焯盘(外部输入端子)、缓存BF1、比较电路CP、驱动器DRV以及测试 结果端子CMP (焊盘)。比较电路CP对从测试图案生成电路TPG输出的 芯片FL1用的测试写入数据以及从被写入了测试写入数据的芯片FL1通过 缓存BF1而读出的测试读出数据进行比较，将比较结果通过驱动器DRV 输出到测试结果端子CMP。测试结果端子CMP是用于仅输出表示比较结 果的测试结果信号CMP的专用端子。封装基板PBRD3为了将系统总线SB的数据线DATA连接到与比较电 路CP相对应的焊盘上，除图案布线和连接规格(接合规格)不同以及具 有测试结果端子CMP (系统测试结果端子，引脚或者凸点等)之外，其余 与第二实施方式的封装基板PBRD2相同。在该实施方式中，在MCP3制造后的测试中，测试装置TSD被连接到 MCP3上。具体而言，例如，在测试装置TSD的评价板的IC插口上安装 MCP3后实施测试，从而判断MCP3是合格品还是不良品。此时，在测试
时需要的时钟CLK、地址ADD以及数据DATA由测试图案生成电路TPG 生成，因此封装基板PBRD3的时钟端子CLK、地址端子ADD以及数据 端子DATA被开路(open)。测试装置TSD将测试指令CMD输出到指令端子CMD，并通过测试 结果端子CMP接收测试结果(比较结果)。测试装置TSD优选仅进行测 试的启动和测试结果的接收。因此，测试装置TSD可由简易的逻辑电路构 成。另外，在测试装置TSD的评价板上安装多个IC插口，由此可每次测 试多个MCP3。此时，由于可以同时开始多个MCP3的测试，因此多个 MCP3可通用形成在评价板上的测试指令信号线CMD。以上，在根据第三实施方式中也可得到和上述的实施方式相同的效 果。并且，在该实施方式中，在芯片FC3以及封装基板PBRD3上形成测 试结果端子CMP，因此测试装置TSD并不从芯片FC1、 FL1读出数据， 而是仅由被传递给测试结果端子CMP的测试结果可判断MCP3是合格品 还是不良品。因此，可由简易电路构成测试装置TSD。其结果是可削减测 试成本。并且，即使在评价板上安装多个MCP3的情况下，测试装置TSD所需 要的信号也只是多个MCP3通用的测试指令信号CMD以及每个MCP3所 需要的测试结果信号CMP。由于通过简易的测试装置TSD可每次测试多 个MCP3，因此可大幅度地削减测试时间以及测试成本。图4示出了本发明的第四实施方式。对和上述实施方式相同的要素标 有相同的标号，并省略详细的说明。在该实施方式中，在封装基板PBRD4 上安装了 FCRAM芯片FC4以及闪存芯片FL1，形成多芯片封装MCP4 (系统)。MCP4例如安装在移动电话等便携式设备上。芯片FC4除第一实施方式的芯片FC1的构成外，还具有依次连接的焊 盘(外部输入端子)、缓存BF1、比较电路CP、驱动器DRV、以及测试 结果端子CMP (焊盘)。封装基板PBRD3除第一实施方式的封装基板 PBRD1之外，还具有测试结果端子CMP (引脚或凸点等外部输出端 子)。以上，在第四实施方式中也可得到和上述的实施方式相同的效果。图5示出了本发明第5实施方式。对于和上述实施方式相同的要素标
有相同的符号，并省略详细的说明。在该实施方式中，在封装基板PBRD5上安装了 FCRAM芯片FC5以及闪存芯片FL1，形成多芯片封装MCP5 (系统)。MCP5例如安装在移动电话等便携式设备上。芯片FC5除第四实施方式的芯片FC4的结构之外，还具有接收测试控 制信号CNTL的测试控制端子CNTL (焊盘)以及缓存BF1。测试控制信 号CNTL代替上述的实施方式的测试指令CMD而被输入到测试图案生成 电路TPG。测试控制端子CNTL是仅用于接收测试控制信号CNTL的专用^山-z乂而子。测试图案生成电路TPG根据测试控制信号CNTL的逻辑电平生成用于 测试芯片FC5的存储单元阵列ARY或者芯片FL1的测试图案。g卩，为了 控制测试图案生成电路TPG的动作、选择由测试图案生成电路TPG生成 的多个种类的测试图案，而向测试图案生成电路TPG供给测试控制信号 CNTL。动作测试的种类(测试图案)例如与由多位构成的测试控制信号 CNTL的逻辑电平相对应而改变。因此，根据测试控制信号CNTL，可自 由地实施全0、全l、前进(7 —千乂夕、、)测试、快速(gallop)测试等。封装基板PBRD5除具有测试控制端子CNTL (系统测试控制端子、引 脚或凸点等)之外，其余与第四实施方式的封装基板PBRD4相同。在该实施方式中，与第三实施方式相同，在MCP5制造后的测试中， 测试装置TSD与MCP5连接，而实施动作测试。此时，测试MCP5的测 试装置向MCP5输出具有与测试规格相对应的逻辑的测试控制信号 CNTL。测试图案生成电路TPG响应测试控制信号CNTL，开始输出规定 的测试图案。因此，通过使用测试控制信号CNTL不只是单纯的合格/不合 格的判断，也可实施详细的极限测试(margin test)。测试装置TSD通过 测试结果端子CMP接收测试结果。测试中由于封装基板PBRD5的时钟端 子CLK、指令端子CMD、地址端子ADD以及数据端子DATA未被使 用，因此被开路(open)。以上，在第五实施方式中也能得到和上述实施方式相同的效果。并 且，在该实施方式中，可在测试中削减需要的端子数目。因此，在同时测 试多个MCP5时，可增加安装在测试装置TSD的评价板的MCP5的数
目，还可削减测试时间以及测试成本。由于从MCP5的外部可供给选择测试图案的测试控制信号CNTL，因此通过外部控制可使用各种各样的测试 图案详细地测试芯片FC5、 FL1。图6示出了本发明的第六实施方式。对于和上述实施方式相同的要素 标有相同的标号，并省略详细的说明。在该实施方式中，在封装基板 PBRD6上安装FCTAM芯片FC6以及闪存FL6而形成多芯片封装MCP6 (系统)。MCP6例如安装在移动电话等便携式设备上。芯片FC6除第五实施方式的芯片FC5的构成外，还具有接收外部时钟 CLK的外部时钟端子ECLK (焊盘)以及缓存BF1。外部时钟ECLK被输 入到测试图案生成电路TPG。测试图案生成电路TPG与外部时钟ECLK 同歩生成测试图案。即，测试图案的频率(生成定时)根据外部时钟 ECLK的频率被改变。芯片FL6是时钟异步的或非(NOR)型闪存。因此，测试图案生成电 路TPG不生成时钟CLK，时钟CLK用的驱动器DRV以及焊盘不形成在 芯片FC6上。芯片FC6的其他构成与第五实施方式的芯片FC5相同。封装基板PBRD6除具有外部时钟端子ECLK (由引脚或凸点等形成的 外部输入端子)，以及未形成时钟信号CLK用的外部端子、布线之外， 其余与第五实施方式封装基板PBRD5相同。在该实施方式中，与第五实施方式相同，在MCP6的制造后的测试 中，测试装置与MCP6连接并实施动作测试。此时，测试MCP6的测试装 置伴随着测试控制信号CNTL将具有规定频率的外部时钟ECLK输出给 MCP6。并且，输出与外部时钟ECLK同歩的测试图案。以上，在第六实施方式中也可得到和上述的实施方式同样的效果。并 且，在该实施方式中，由于可生成具有期望频率的测试图案，因此可更详 细地测试芯片FC6、 FL6。图7示出了本发明的第七实施方式。对与上述的实施方式相同的要素 标有相同的标号，省略详细的说明。在该实施方式中，在封装基板PBRD7 上安装FCRAM芯片FC7以及闪存芯片FL7而形成多芯片封装MCP7 (系 统)。MCP7例如安装在移动电话等便携式设备上。 该实施方式的芯片FL7由通用的端子接收地址ADD和数据DATA。 因此，形成在封装基板PBRD7上的系统总线SB具有在地址ADD和数据 DATA所通用的信号线ADD/DATA。另外，封装基板PBRD7具有用于访 问芯片FC7的专用的地址端子ADD和数据端子DATA、以及用于访问芯 片FL7的专用的地址数据端子ADD/DATA。封装基板PBRD7的其他构成 和第五实施方式的封装基板PBRD5相同。在芯片FC7上，为了输出测试 图案，而形成地址ADD和数据DATA通用的焊盘。芯片FC7的其他构成 与第五实施方式的芯片FC5相同。以上，即使在第七实施方式中也能得到 和上述的实施方式相同的效果。图8示出了本发明的第8实施方式。对与上述实施方式相同的要素标 有相同的标号，并省略其详细说明。在该实施方式中，在封装基板PBRD8 上安装FCRAM芯片FC8和闪存芯片FL7，形成多芯片封装MCP8 (系 统)。MCP8例如安装在移动电话等便携式设备上。在该实施方式中，芯片FC8为了将从测试图案生成电路TPG输出的 地址ADD以及数据DATA供给互相不冲突的通用的驱动器DRV，而具有 选择器SEL。芯片FC8的其他构成与第七实施方式的芯片FC7相同。封装 基板PBRD8除芯片FC8的安装区域比第七实施方式小之外，与第七实施 方式的封装基板PBRD7相同。以上，在第八实施方式中也可得到和上述的实施方式相同的效果。并 且，在该实施方式中，由于可削减芯片FC8的驱动器DRV的数目，可使 芯片FC8的芯片的尺寸变小，从而可使MCP8 (封装基板PBRD8)较 小。图9示出了本发明的第九实施方式。对与上述实施方式相同的要素标 有相同的标号，并省略详细的说明。在该实施方式中，在封装基板PBRD9 上安装了 FCRAM芯片FC5、闪存芯片FL1、以及逻辑芯片LG9，从而形 成封装内系统SIP9 (系统)。SIP9例如安装在移动电话等便携式设备上。逻辑芯片LG9在便携式设备的动作中根据来自SIP9的外部的指示而 访问芯片FC5、 FL1。 SIP9和外部的系统控制器的信号的接收由逻辑芯片 LG9进行。因此，除时钟端子CLK之外，系统总线SB用的外部端子未形
成在封装基板PBRD9上。传递从芯片FC5输出的测试图案(DATA、 ADD、 CMD、 CLK)系统 总线SB与逻辑芯片LG9连接。即，使用为了访问芯片FL1而传递从逻辑 芯片LG 9输出的控制信号的控制信号线(系统总线SB)向芯片FL1供给测试图案。在该实施方式中，与第五实施方式相同，在SIP9制造后的测试中，测 试装置TSD与SIP9连接而实施动作测试。此时，在封装基板PBRD9上除 测试控制端子CNTL以及测试结果端子CMP之外的外部端子被开路。以上，在第九实施方式中也能得到与上述实施方式相同的效果。并 且，在该实施方式中，在封装基板PBRD9上不存在用于访问芯片FC5、 FL1的外部端子的情况下，也可使用最小限度的测试端子对芯片FC5、 FL1进行测试。通过使用传递逻辑芯片LG9的控制信号的系统总线SB向 芯片FL1供给测试图案，可减少形成在封装基板PBRD9上的信号线的数 目，从而使基板尺寸变小。其结果是可削减系统成本。由于使用系统总线 SB向芯片FL1供给测试图案，因此在芯片FL1测试吋，可实施系统总线 SB的相互连接测试。图IO示出了本发明的第十实施方式。对与上述实施方式相同的要素标 有相同的标号，省略其详细的说明。在该实施方式中，在封装基板PBRD9 上安装FCRAM芯片FCIO、闪存芯片FL1、以及逻辑芯片LG9，从而形 成封装内系统SIP10 (系统)。SIP10例如安装在移动电话等便携式设备 上。芯片FC10是时钟同步式的FCRAM。因此，动作控制电路OPC等控 制电路通过缓存BF1接收时钟CLK。另外，芯片FCIO、 FL1的地址端子 ADD、数据端子DATA、以及指令端子CMD完全具有互换性。因此，在 芯片FC10上形成芯片FCIO、 FL1通用的地址端子ADD、数据端子 DATA、以及指令端子CMD。即，输出测试图案的数据端子DATA、地址 端子ADD、以及指令端子CMD可兼作接收为了访问存储单元阵列ARY 而供给的输入信号DATA、 ADD、 CMD的输入端子。芯片FC10的其他构 成和第五实施方式的芯片FC5相同。以上，在第十实施方式中也可得到与上述实施方式相同的效果。并 且，在该实施方式中，通过在芯片FC10上形成兼用端子，可使芯片尺寸 变小。图11示出了本发明的第11实施方式。对与上述实施方式相同的要素 标有相同的标号，省略其详细的说明。在该实施方式中，在封装基板PBRDll上安装了 FCRAM芯片FCll以及闪存芯片FL1，从而形成了多芯 片封装MCP1 (系统)。MCP1例如安装在移动电话等便携式设备上。芯片FCll的测试图案生成电路TPG与时钟CLK同歩动作。因此，芯 片FC11具有用于从封装基板PBRDll的外部接收时钟CLK的焊盘以及缓 存BF1。测试图案生成电路TPG不生成时钟CLK，在芯片FC11上未形成 用于向芯片FL1输出时钟CLK的驱动器DRV以及焊盘。芯片FCll的其 他构成与第五实施方式的芯片FC5相同。在该实施方式中，用于测试芯片FL1的时钟CLK由测试装置TSD向 MCP11供给。因此，可将测试时的时钟频率自由地改变。测试图案生成电 路TPG与时钟CLK同步生成测试图案。因此，可由具有从测试装置TSD 输出的期望的频率的时钟CLK来测试芯片FL1。以上，在第11实施方式 中也可得到与上述实施方式相同的效果。图12示出了本发明的第12实施方式。对与上述实施方式相同的要素 标有相同的标号，省略详细的说明。在该实施方式中，在封装基板 PBRD12上安装了 FCRAM芯片FCIO、闪存芯片FL1 ，以及逻辑芯片 LG12，从而形成封装内系统SIP12 (系统)。SIP12例如安装在移动电话 等便携式设备上。逻辑芯片LG12例如包含未图示的CPU。逻辑芯片LG12具有输出地 址ADD、指令CMD的焊盘、接收时钟CLK的焊盘、以及输入输出数据 DATA的焊盘。另外，逻辑芯片LG12具有输出测试控制信号CNTL的焊 盘(逻辑测试控制输出端子)和接收测试结果CMP的焊盘(逻辑测试结 果输入端子)。即，逻辑芯片LG12具有在第三实施方式等中示出的测试 装置TSD的功能。封装基板PBRD12具有时钟端子CLK (引脚或凸点) 以及用于向逻辑芯片LG12输入或输出控制信号等的外部端子(引脚或凸 点)。在该实施方式中，当从SIP12的外部接收用于测试芯片FCIO、 FL1的 启动信号时，芯片LG12输出测试控制信号CNTL。芯片LG12根据从芯 片FC10接收的测试结果信号判断芯片FCIO、 FL1是否动作，并将判断结 果输出给SIP12的外部。SIP12的测试使用用于测试逻辑芯片LG12的逻辑 用LSI测试器(逻辑测试器)来实施。以上，在第12实施方式中也可得到与上述相同的效果。并且，在该实 施方式中，通过在逻辑芯片LG12上形成输出的测试控制信号CNTL、并 根据测试结果信号CMP判断芯片FCIO、 FL1的测试结果的功能，可代替 测试装置使逻辑芯片LG12动作来测试芯片FCIO、 FL1。例如，在由逻辑 测试器实施逻辑芯片LG12的测试时，不使用存储其测试器而只使用逻辑 测试器时，可测试SIP12。为了测试SIP12由于不需要使用多个种类的测 试器(存储器测试器和逻辑测试器等)，从而可削减测试成本。图13示出了本发明第13实施方式。对与上述实施方式相同的要素标 有相同的标号，并省略其详细的说明。在该实施方式中，在封装基板 PBRD13上安装了 FCRAM芯片FCIO、闪存芯片FL1 、以及逻辑芯片 LG13,从而形成封装内的系统SIP13 (系统)。SIP13例如安装在移动电 话等便携式设备上。逻辑芯片LG13具有CPU核心等的内部电路INT和用于对内部电路 INT进行信号输入输出的多个焊盘。在接收信号的焊盘中的规定数目(在 图中为两个)与用于向内部电路INT供给信号的缓存BF1和开关电路SW 连接。输出信号的焊盘中的规定数目(在图中为两个)个焊盘与驱动从内 部电路INT输出的信号的驱动器DRV和开关电路SW连接。被连接在接 收信号的焊盘和输出信号的焊盘的一对开关电路SW互相连接。从芯片FCIO输出的测试结果信号CMP经由逻辑芯片LG13的焊盘 (逻辑测试结果输入端子)、 一对开关电路SW、以及焊盘(逻辑测试结 果输出端子)，被供给封装基板PBRD13的外部输出端子(引脚或凸 点)。由封装基板PBRD13的外部输入端子接收的测试控制信号CNTL经 由逻辑芯片LG13的焊盘(逻辑测试控制输入端子)、 一对开关电路
SW、以及焊盘(逻辑测试控制输出端子)，被供给芯片FCIO。在该实施方式中，当逻辑芯片LG13的状态是用于测试芯片FCIO、 FL1的旁路(bypass)模式时(逻辑芯片LG13的内部电路INT不动作 时)，开关电路SW接通，从测试装置TSD输出的测试控制信号CNTL经 由开关电路SW并通过逻辑芯片LG13内，而供给芯片FCIO。同样，从芯 片FCIO输出的测试结果信号CMP经由开关电路SW并通过逻辑芯片 LG13内，而供给测试装置TSD。逻辑芯片LG13被保持在旁路模式中待 命状态，不进行动作。因此，逻辑芯片LG13不输出地址ADD、指令 CMD等。在逻辑芯片LG13为通常动作模式以及对逻辑芯片LG13自身进行测 试的测试模式时，或者，在逻辑芯片13被使用在其他的系统中时，开关 电路SW断开，信号CNTL、 CMP的输入端子以及输出端子对与逻辑芯片 LG13的内部电路INT动作有关的信号进行输入以及输出。即，信号 CNTL、 CMP的输入端子以及输出端子不只是芯片FCIO、 FLl的测试用的 端子，还是起到作为逻辑芯片LG13用的端子的功能的兼用端子。这样，在芯片FCIO、 FLl中至少任一个被测试时， 一对开关电路 SW、与该开关电路SW相对应的缓冲BF1、以及驱动器DVR将封装基板 PBRD13上的测试控制信号线CNTL以及测试结果信号线CMP连接在封 装基板PBRD13的外部端子(引脚或凸点)上，当逻辑芯片LG13的内部 电路INT动作时，作为将封装基板PBRD13上的测试控制信号线CNTL和 测试结果信号线CMP连接在内部电路INT的选择电路而进行动作。以上，在第13实施方式中也可得到与上述的实施方式相同的效果。并 且，在该实施方式中，在逻辑芯片LG13上形成可输入和输出测试控制信 号CNTL以及测试结果信号CMP的兼用端子，由此不只是逻辑芯片 LG13，对SIP13的外部也可输入输出测试控制信号CNTL以及测试结果信 号CMP。因此，根据开发SIP13的用户测试环境，可实施最佳的测试。具 体而言，例如，在用户只具有简易的测试装置的情况下，可由逻辑芯片 LG13测试芯片FCIO、 FL1。在用户只具有LSI测试器等的测试装置TSD 的情况下，可使用测试装置TSD测试芯片FCIO、 FLl。并且，在逻辑芯
片LG13安装在其他系统时，可将逻辑芯片LG13的测试结果输入端子 CMP和测试结果输出端子CNTL用作其他功能的端子。图14示出了本发明第14实施方式。对与上述实施方式相同的要素标 有相同的标号，并省略其详细说明。在该实施方式中，在封装基板 PBRD14上安装FCRAM芯片FCIO、闪存芯片FL1 、以及逻辑芯片 LG14，从而形成封装内系统SIP14 (系统)。SIP14例如安装在移动电话 等便携式设备上。逻辑芯片LG14具有CPU核心等内部电路INT和用于对内部电路INT 输入输出信号的多个焊盘。接收信号的焊盘中的规定数目与用于向内部电 路INT供给信号的缓存BF1和开关电路SW连接。输出信号焊盘中的规定 数目的焊盘与驱动从内部电路INT输出的信号的驱动器DRV和开关电路 SW连接。输入输出信号焊盘中的规定数目的焊盘与用于向内部电路供给 信号的缓存BF1、驱动从内部电路INT输出的信号的驱动器DRV、以及 内部电路开关电路SW连接。与接收信号的焊盘和输出信号的焊盘连接的 一对开关电路SW彼此连接。在该实施方式中，当逻辑芯片LG14的状态为用于测试芯片FCIO、 FL1的旁路模式时，开关电路SW接通，为了实施测试而由测试装置TSD 输出给逻辑芯片LG14的焊盘(CNTL;逻辑测试控制输入端子、DATA、 ADD、 CMD、 CLK;逻辑外部端子)的信号通过逻辑芯片LG14并通过焊 盘(CNTL;逻辑测试控制输入端子、DATA、 ADD、 CMD、 CLK;逻辑 内部端子)而被输出给系统总线SB。另外，经由系统总线SB而供给逻辑 芯片LG14的焊盘(CMP;逻辑测试结果输入端子、DATA;逻辑内部端 子)的信号通过逻辑芯片LG14,并经由焊盘(CMP;逻辑测试结果输入 端子、DATA;逻辑外部端子)而被输出给测试装置TSD。因此，测试装 置TSD可向芯片FC10直接供给测试控制信号CNTL，并可从芯片FC10 直接接收测试结果信号CMP。测试装置TSD不只是测试控制信号CNTL以及测试结果信号CMP， 可经由逻辑芯片LG14向芯片FCIO、 FL1供给地址ADD、数据DA丁A、 指令CMD、日寸钟CLK，并可从芯片FCIO、 FL1接收数据DATA。
当逻辑芯片LG14为通常动作模式以及对逻辑芯片LG14自身进行测 试的测试模式时，开关电路SW断开，与开关电路SW相对应的输入端子 以及输出端子对与逻辑芯片LG14的内部电路INT的动作相关的信号进行 输入以及输出。S口，与第13实施方式相同，这些端子是兼用端子。如此，当芯片FCIO、 FL1中的至少任一个被测试时， 一对开关电路 SW、与该开关电路SW相对应的缓存BF1、以及驱动器DRV将系统总线 SB (系统信号线)与封装基板PBRD14的外部端子(引脚或凸点)连接， 当逻辑芯片LG14的内部电路INT动作时，使系统总线SB作为与内部电 路INT连接的选择电路而进行动作。以上，在第14实施方式中也可得到与上述的实施方式相同的效果。并 且，在该实施方式中，在旁路模式中测试装置TSD不只是可使用信号 CNTL、 CMP使芯片FC10的测试图案生成电路TPG动作而测试芯片 FCIO、 FL1，而且可直接访问芯片FCIO、 FL1。因此，例如在SIP14组装 后的测试可由简易的测试装置TSD使用信号CNTL、 CMP选择合格品。 在SIP14组装后可由ROM复写器(writer)等简易的测试装置TSD向闪存 芯片FL1写入程序等。并且，在SIP14发生了不良情况时，可由存储器测 试器等测试装置TSD使用地址ADD、数据DATA、指令CMD、时钟 CLK实施SIP14的详细的评价。图15示出了本发明第15的实施方式。对与上述实施方式相同的要素 标有相同的标号，省略其详细说明。在该实施方式中，在封装基板 PRBD15上安装了 FCRAM芯片FCIO、闪存芯片FL1以及逻辑芯片 LG15，从而形成封装内系统SIP15 (系统)。SIP15例如安装在移动电话 等便携式设备上。在该实施方式中，测试控制信号线CNTL以及测试结果信号线CMP 不通过逻辑芯片LG15而与封装基板PBRD15的外部端子在芯片FCIO、 FL1之间直接地布线。封装基板PBRD15的外部端子DATA、 ADD、 CMD、 CLK经由逻辑芯片LG15直接与芯片FCIO、 FL1连接。其他的构 成与第14实施方式相同。以上，即使在第15实施方式中也可得到与上述 的实施方式相同的效果。
另外，在上述的实施方式中，叙述了在封装基板PBRD1—PBRD15上 排列配置FCRAM芯片以及闪存芯片的例子。本发明并不限定这些实施方 式。例如，可以在封装基板上累积设置FCRAM芯片以及闪存芯片。或 者，可以在累积的FCRAM芯片和闪存芯片之间设置封装基板。安装在多芯片封装或封装内系统的FCRAM芯片以及闪存芯片可以是 时钟同步式，也可以是时钟异步式。安装在多芯片封装或者封装内系统的 芯片不限于FCRAM芯片以及闪存芯片。例如，可以是模拟SRAM芯片、 DRAM芯片、EEPROM芯片或者铁电存储芯片。如第七实施方式所示，可以向通用的信号线输出由测试图案生成电路 TPG生成的FCRAM芯片以及闪存芯片的测试图案(ADD、 DATA、 CMD 中的至少一个)。此时，可减少在芯片FC1上布线的信号线的数目。在第4—9、 ll实施方式中，可以与第3实施方式相同通用为了从封装 基板的外部访问FCRAM芯片而在FCRAM芯片上形成的焊盘以及为了输 出测试图案而在FCRAM芯片上形成的焊盘。在第7以及第8实施方式中，在安装了具有地址端子ADD以及数据 端子DATA的FCRAM芯片FC7以及具有地址和数据的通用端子 ADD/DATA的闪存芯片FL7的多芯片封装上，对适用本发明的例子进行 了叙述。与此相对，在FCRAM芯片以及闪存芯片同时具有地址和数据的 通用端子ADD/DATA的情况下，通过将如图7以及图8所示的FCRAM 芯片的通用端子ADD/DATA与缓存BF1、 BF2连接，而进行地址信号 ADD以及数据信号DATA对FCRAM芯片的传递。此时，不需要FCRAM 芯片以及多芯片封装的地址端子ADD以及数据端子DATA。其结果是可 削减FCRAM芯片的芯片尺寸，从而可削减多芯片封装的尺寸。以上，对本发明进行了详细的说明，上述的实施方式以及其变形例只 不过是发明的一个例子，本发明并不限于此。在不脱离本发明的范围内的 可能的变形是显而易见的。工业实用性本发明可适用于将多个种类的半导体存储芯片安装在一个封装.t的系统。
权利要求
1.一种半导体存储器，其特征在于，包括存储单元阵列；测试图案生成电路，具有用于生成多个测试图案的非易失性逻辑，所述多个测试图案用于测试所述存储单元阵列并测试被安装在与所述存储单元阵列相同的封装内的不同种类的存储芯片；多个外部输出端子，用于向所述存储芯片写入所述测试图案。
2. 如权利要求1所述的半导体存储器，包括 外部输入端子，接收从所述存储芯片读出的测试图案；比较电路，对由所述测试图案生成电路生成的测试图案和由所述外部端子接收的测试图案进行比较；测试结果端子，输出所述比较电路上的比较结果。
3. 如权利要求2所述的半导体存储器，其特征在于，所述测试结果端子是仅输出所述比较结果的专用端子。
4. 如权利要求2所述的半导体存储器，其特征在于，包括 测试控制端子，接收用于控制所述图案生成电路的动作的测试控制信
5. 如权利要求4所述的半导体存储器，其特征在于，所述测试控制端 子是仅接收所述测试控制信号的专用端子。
6. 如权利要求1所述的半导体存储器，其特征在于， 所述外部输出端子的至少一部分可兼作接收为了访问所述存储单元阵列而供给的输入信号的输入端子。
7. —种系统，其特征在于，包括被安装在一个封装中的第一存储芯片以及与第一存储芯片不同种类的 第二存储芯片，所述第一存储芯片包括存储单元阵列；测试图案生成电路，具有用于生成多个测试图案的非易失性逻辑，所述多个测试图案用于测试所述存储单元阵列和第二存储芯片；多个外部输出端子，用于向所述第二存储芯片写入所述测试图案。
8. 如权利要求7所述的系统，其特征在于，包括形成在所述第一存储芯片上的外部输入端子，接收从所述第二存储芯片输出的数据；比较电路，对由所述测试图案生成电路生成的数据和由所 述外部输入端子接收的数据进行比较；测试结果端子，输出所述比较电路 上的比较结果；以及与所述测试结果端子连接的系统测试结果端子，用于向系统的外部输 出所述比较结果。
9. 如权利要求7所述的系统，其特征在于，包括 形成在所述第一存储芯片上的测试控制端子，接收用于控制所述测试图案生成电路的动作的测试信号；与所述测试控制端子连接的系统测试控制端子，用于从系统的外部接 收所述测试控制信号。
10. 如权利要求7所述的系统，其特征在于，包括 逻辑芯片，访问所述第一存储芯片以及第二存储芯片；系统总线，将所述第一存储芯片、第二存储芯片、以及所述逻辑芯片 互相连接起来；所述第一存储芯片的所述外部输出端子为了通过所述系统总线向所述 第二存储芯片传递所述测试图案，而与所述系统总线连接。
11. 如权利要求IO所述的系统，其特征在于，所述系统总线含有控制信号线，所述控制信号线为了访问所述第一以 及第二存储芯片而传递从所述逻辑芯片输出的控制信号，所述外部输出端子的至少一部分与所述控制信号线连接。
12. 如权利要求10所述的系统，其特征在于，包括 形成在所述第一存储芯片上的外部输入端子，接收从所述第二存储芯片输出数据；比较电路，对由所述测试图案生成电路生成的数据和由所述 外部输入端子接收的数据进行比较；测试结果端子，输出所述比较电路上 的比较结果；以及形成在所述逻辑芯片上的逻辑测试结果输入端子，与所述测试结果端 子连接，并接收所述比较结果。
13. 如权利要求12所述的系统，其特征在于， 所述逻辑芯片包括逻辑测试结果输出端子，用于将由所述逻辑测试结果输入端子接收的 所述比较结果向系统的外部输出；选择电路，当所述逻辑芯片的内部电路不动作，所述第一以及第二存 储芯片至少任一个被测试时，将由所述逻辑测试结果输入端子接收的所述 比较结果输出到所述逻辑测试结果输出端子，当所述逻辑芯片的内部电路 动作时，将由所述逻辑测试结果输入端子接收的信号输出到所述逻辑芯片 的内部电路。
14. 如权利要求IO所述的系统，其特征在于，包括形成在所述第一存储芯片上的测试控制输入端子，接收用于控制所述 测试图案生成电路的动作的测试控制信号，形成在所述逻辑芯片上的逻辑测试控制输出端子，与所述测试控制输 入端子连接，并用于输出所述测试控制信号。
15. 如权利要求14所述的系统，其特征在于，所述逻辑芯片包括逻辑测试控制输入端子，用于从系统外部接收输出给所述逻辑测试控制输出端子的所述测试控制信号；选择电路，当所述逻辑芯片的内部电路不动作，所述第一以及第二存 储芯片中的至少任一个被测试时，将由所述逻辑测试控制输入端子接收的 所述测试控制信号输出给所述逻辑测试控制输出端子，当所述逻辑芯片的 内部电路动作时，将由所述逻辑测试控制输入端子接收的信号输出给所述 逻辑芯片的内部电路。
16. 如权利要求10所述的系统，其特征在于，所述系统总线为了访问所述第一以及第二存储芯片而传递从所述逻辑 芯片输出或输入的信号，具有在系统内闭合的系统信号线， 所述逻辑芯片包括- 逻辑内部端子，与所述系统信号线连接；逻辑外部端子，用于将所述逻辑内部端子与系统的外部连接； 选择电路，当所述逻辑芯片的内部电路不动作，所述第一以及第二存 储芯片中的至少任一个被测试时，将所述系统信号线与所述逻辑外部端子 连接，当所述逻辑芯片的内部电路动作时，将所述系统信号线与所述内部 电路连接。
17. 如权利要求7所述的系统，其特征在于，所述第一存储芯片是具有由动态存储单元构成的所述存储单元阵列的 存储芯片；所述第二存储芯片是闪存芯片。
18. —种系统的测试实施方法，是将第一存储芯片、与第一存储芯片 不同种类的第二存储芯片安装在一个封装中的系统的测试实施方法，所述系统的测试实施方法的特征在于，在所述第一存储芯片内生成所述第二存储芯片用的测试图案；将生成的测试图案写入所述第二存储芯片；从所述第二存储芯片读出写入的测试图案；在所述第一存储芯片内，对写入的测试图案和读出的测试图案进行比较；从所述第一存储芯片输出比较结果。
19. 如权利要求18所述的系统的测试实施方法，其特征在于， 由所述第一存储芯片接收测试控制信号；在所述第一存储芯片内，根据所述测试控制信号而决定为了向所述第 二存储芯片写入而生成的所述测试图案。
全文摘要
为了测试被安装在和第一存储芯片相同的封装内的不同种类的第二存储芯片，而从第一存储芯片输出由测试图案生成电路生成的多个测试图案。因此，在同一封装内安装不同种类的存储芯片时，可在存储芯片的端子未被连接在系统外部端子的情况下，测试存储芯片。由于不需要在系统中形成没用的外部端子，因此可削减系统成本。测试图案生成电路由于使用非易失性逻辑构成，因此可不预先准备测试图案而实施测试。因此，为了构成系统而购买第一以及第二存储芯片的用户也可容易地实施测试。
文档编号G11C29/02GK101167141SQ200580049558
公开日2008年4月23日 申请日期2005年4月21日 优先权日2005年4月21日
发明者内田敏也 申请人:富士通株式会社