专利名称：铁电体存储装置及其制造方法
技术领域：
本发明涉及具有把二进制数据作为铁电体层的极化状态存储的存储单元的铁电体存储装置及其制造方法。
背景技术：
作为所谓的铁电体存储装置，已知有FeRAM(铁电随机存取存储器)。
FeRAM具有的铁电体层用氧化合物材料形成。该氧化合物材料，由于在铁电体层的周围形成的例如在CVD膜中不可避免地混入的水分(H2O)以及由该水分产生的氢(H2)而发生还原反应。由于该还原反应，铁电体层的极化特性劣化。
例如，公开了这样的结构为了防止在钝化膜的形成工序中产生的氢扩散到铁电体层，在与铁电体层连接的金属布线层上设置了由氧化铝(Al2O3)构成的氢扩散防止膜(参照专利文献1)。
还公开了这样的结构为了降低在形成钝化膜时产生的氢的影响，作为覆盖金属布线的上表面和侧表面的层设置了用反应性溅射形成的、具有10nm～200nm的膜厚的、由Si3N4或SiON构成的水分扩散防止膜(参照专利文献2)。
根据上述专利文献1和2的结构，在金属布线上直接形成由氧化铝、Si3N4或SiON构成的氢(或水分)扩散防止膜。
但如后面所详述的，形成这些防止膜时，会出现金属布线带电的所谓充电现象。
另外，作为用来解决现有的热CVD法的缺点的成膜方法，已知有ALD(原子层淀积或原子层成膜)法(参照专利文献3)。
<专利文献1>日本专利申请特开2002-43541号公报
<专利文献2>日本专利申请特开2003-100994号公报<专利文献3>日本专利申请特开2004-023043号公报发明内容如已经说明的那样，如果在金属布线上直接形成氢(或水分)扩散防止膜，则金属布线被充电。如果这样，会引起经过与该金属布线连接的埋入触点等的布线结构与它电气连接的晶体管的栅氧化膜的物理性破坏。
即，如果这样地栅氧化膜被破坏，则例如进行存储单元的控制的逻辑电路元件的功能受损，由此不能作为铁电体存储装置起作用。
一般地，在包含多个铁电体电容器的存储单元阵列区上形成的第一层金属布线(第一布线层)的表面积(上表面和侧表面的面积的和)，比在除该存储单元阵列区以外的逻辑电路区上形成的金属布线的表面积小。另外，逻辑电路区的布线与晶体管的栅电极直接连接。因此，尤其是在逻辑电路区中容易发生由充电引起的晶体管的栅绝缘膜的破坏。
在现有的结构例中，为了防止这样的充电，在形成覆盖膜之前形成内衬(liner)氧化膜。该内衬氧化膜像已说明的那样用例如CVD法形成。
如上所述，在用CVD法形成的膜中不可避免地含有水分。而且有时该水分还因加热处理分解成氢。
为此，为了防止铁电体层暴露在水分和氢中的任一者或两者中，在现有技术中为了进行内衬氧化膜的脱水和/或脱氢，必需在400℃左右的温度下进行退火工序。
但是，如果在这样的条件下实施退火工序，则会引起尤其是存储单元阵列区以外的区域(即，在本例中是逻辑电路区)上形成的晶体管的电气特性变化。而且铁电体层的特性也会劣化。
内衬绝缘膜即使以数百nm的膜厚形成也不能充分地发挥其效果。
本发明正是鉴于上述现有技术中的问题提出的。即，本发明的目的在于提供可以防止由充电等的制造工序引起的铁电体存储单元阵列和逻辑电路的电气特性的劣化的铁电体存储装置的制造方法。
而本发明的另一目的在于提供包含初始状态(出厂时)的电气特性优良、性能更高的铁电体存储单元阵列以及电气特性不会劣化的逻辑电路的铁电体存储装置。
为了实现这些目的，本发明的铁电体存储装置的制造方法主要包括以下工序。
即，包括在半导体基板上形成下侧绝缘膜的工序；在下侧绝缘膜的上侧，形成依次层叠下部电极、铁电体层和上部电极而成的铁电体电容结构体的工序；形成覆盖铁电体电容结构体的上侧绝缘膜的工序；形成在上侧绝缘膜上延伸、与铁电体电容结构体、存储单元元件和逻辑电路元件电气连接的布线层的工序；以及形成覆盖布线层和上述上侧绝缘膜、具有5～50nm的膜厚的氧化铝膜即阻挡膜的工序。
另外，本发明的铁电体存储装置具有下述的结构。
即，铁电体存储装置，具有设置有包含多个存储单元元件和多个逻辑电路元件的多个元件的半导体基板；在半导体基板上设置的下侧绝缘膜；在下侧绝缘膜的上侧设置的下侧氢阻挡膜；在下侧氢阻挡膜的上侧设置的、依次层叠下部电极、铁电体层和上部电极而成的铁电体电容结构体；覆盖铁电体电容结构体的上侧绝缘膜；在上侧绝缘膜上延伸、与铁电体电容结构体、存储单元元件和逻辑电路元件电气连接的布线层；以及覆盖布线层和上侧绝缘膜而设置的、具有5～50nm的膜厚的氧化铝膜即上侧氢阻挡膜。
根据本发明的铁电体存储装置的制造方法，由于用ALD法实施阻挡膜的形成工序，可以直接覆盖布线层。即，不用担心引起所谓的充电。因此，作为现有技术中的制造工序中的问题的、逻辑电路区的尤其是栅绝缘膜的破坏不会发生。因此，为了防止栅绝缘膜的破坏所必需的内衬氧化膜的形成工序以及在现有技术中必需的条件中的退火工序，不再需要。因此，可以用更简单的工序提供没有与内衬氧化膜的形成相伴的铁电体存储单元阵列区的初始特性的劣化的铁电体存储装置。
结果，提高了制造的铁电体存储装置的生产率。而且，由于无须考虑长宽比(与栅电极连接的布线的表面积除以栅面积得到的值)，提高了布线布局设计的自由度。即，由于可使布线设计最优化，可以提供布线的电气特性更加提高的铁电体存储装置。
根据本发明的铁电体存储装置的结构，由于在存储单元阵列区及其周边电路区域不设置内衬氧化膜，因此不会发生从这样的内衬氧化膜扩散来的水分或氢导致的铁电体层的随时间劣化。
而且，本发明的阻挡膜用所谓的ALD法形成。该阻挡膜具有特别高的膜密度(g/cm3)且具有优良的台阶覆盖性。因此，该阻挡膜可以更有效地防止氢或水分到达铁电体层。因此，由于阻挡膜具有良好的膜质量，可以更有效地保护铁电体层。
因此，可以提供具有因使用导致的电气特性随时间的劣化少、高性能的铁电体存储单元阵列的铁电体存储装置。
另外，如果是把阻挡膜的端缘部埋入以闭环状包围布线层的沟部中的结构，在制造工序中，不仅防止从上表面侧侵入的氢或水，还可以防止把铁电体存储装置作为芯片时氢或水从侧面表面部方向侵入。因此，可以更有效地保护铁电体层。
图1(A)是用来说明本发明的实施方式1的铁电体存储装置的构成要素的概略平面图，图1(B)是沿图1(A)的A-A′所示的点划线剖切时的切口示意图。
图2是用透射型电子显微镜对本发明的铁电体存储装置的剖面摄影得到的照片。
图3(A)是用来说明本发明的实施方式2的铁电体存储装置的构成要素的概略平面图，图3(B)是沿图3(A)的A-A′所示的点划线剖切时的切口示意图。
图4A、4B和4C是用沿图1(A)的A-A′所示的点划线剖切时的切口，展示晶片级别的制造过程中的铁电体存储装置的概略的制造工序的说明图。
图5(A)和5(B)是接着图4的概略的制造工序的说明图。
图6(A)和6(B)是展示氧化铝膜的氢和水分扩散抑制效果的评价的曲线。
图7(A)和7(B)是用沿图3(A)的A-A′所示的点划线剖切时的切口，展示晶片级别的制造过程中的铁电体存储装置的概略的制造工序的说明图。
具体实施例方式
下面，用
本发明的实施方式。应当理解，图中，各构成成分都不过是以可理解本发明的程度概略地展示的，且以下举出的数值条件等也不过仅仅是例示而已。
(实施方式1的铁电体存储装置的构成例)参照图1说明本发明的铁电体存储装置的一构成例。
图1(A)是从上表面侧观察本发明的铁电体存储装置的、用来说明构成要素的概略平面图，图1(B)是沿图1(A)的A-A′所示的点划线剖切时的切口示意图。
如图1(A)和(B)所示，本发明的铁电体存储装置100具有所谓的(半导体)芯片的形态。铁电体存储装置100在本例中具有长方体状的形状。
如图1(A)和(B)所示，铁电体存储装置100具有平面形状为矩形的半导体基板11。在半导体基板11上设定有多个区域。在本例中，划分成矩形形状的存储单元阵列区(第一区域)1和包围存储单元阵列区1的逻辑电路区(第二区域)2这两个区域。该划分例不过是例示，划分包含如I/O电路、模拟电路、RF电路、所谓的微计算机等的任意的合适的元件或电路的其它区域也是可以的。
在此，所谓“区域”指的是也包含在半导体基板11上设置的构成要素的三维区域。
在存储单元阵列区1上设置有存储单元元件10。在逻辑电路区2上设置有逻辑电路元件20。这些存储单元元件10和逻辑电路元件20，利用由现有公知的元件分离工序形成的元件分离结构，例如用LOCOS法形成的场氧化膜5，相互分离开来。
在存储单元阵列区1上以矩阵状配设多个后述的包含铁电体层44和存储单元元件10的存储单元。
存储单元元件10具有现有公知的结构，例如包含晶体管等的元件。存储单元元件10具有例如作为晶体管的构成要素的存储单元扩散区12、存储单元栅绝缘膜(栅氧化膜)14、以及在存储单元栅绝缘膜14上设置的存储单元栅电极16。
存储单元扩散区12是例如以现有公知的条件注入任意合适的离子的离子扩散区。存储单元栅绝缘膜14是例如用现有公知的热氧化工序形成的硅氧化膜。存储单元栅电极16是现有公知的例如金属电极。
在逻辑电路区2上形成有逻辑电路元件20。
与存储单元元件10同样地，逻辑电路元件20包含晶体管等的元件。逻辑电路元件20与存储单元阵列连接，包含控制存储单元的动作的解码器电路等。
逻辑电路元件20作为例如晶体管的构成要素，具有逻辑电路元件扩散区22、逻辑电路元件栅绝缘膜24、以及设置在逻辑电路元件栅绝缘膜24上的逻辑电路元件栅电极26。
在制作存储单元元件10的存储单元阵列区1上和制作逻辑电路元件20的逻辑电路区2上设置第一绝缘膜(下侧绝缘膜)30。即，在形成存储单元元件10和逻辑电路元件20的基板11的上侧全部表面上设置第一绝缘膜30。该第一绝缘膜30优选为，例如，使用臭氧(O3)，利用以TEOS为材料的CVD法形成的O3-TEOS系BPSG膜(以下简称为BPSG膜)。第一绝缘膜30的膜厚优选为例如850nm左右。
在第一绝缘膜30上设置第二绝缘膜32。第二绝缘膜32优选为例如P-TEOS膜。该第二绝缘膜32是用来防止作为第一绝缘膜30的BPSG膜吸湿的膜。
在该第一绝缘膜30和第二绝缘膜32上设置贯通它们的多个接触孔。该接触孔到达存储单元元件10和逻辑电路元件20。这些接触孔包含第一区域1的第一存储单元接触孔61a和第二区域2的第一逻辑电路接触孔66a。
在这些第一存储单元接触孔61a和第一逻辑电路接触孔66a内设置未图示的金属膜作为阻挡金属。该金属膜优选为，例如膜厚15nm左右的钛(Ti)膜和膜厚20nm左右的氮化钛(TiN)膜的层叠结构。
用钨(W)等的导电性材料填埋设置该金属膜的接触孔(61a、66a)，作为栓塞63。栓塞63的顶面63a与第二绝缘膜32的表面32a的高度相同。
在第二绝缘膜32上设置第三绝缘膜34。第三绝缘膜34优选为，例如膜厚100nm左右的氮化硅膜(SixNy:Si3N4)或膜厚5～50nm左右的氧化铝膜(AlxOy:Al2O3，也简称氧化铝)膜。该第三绝缘膜34是在为了使后述的铁电体层44的特性恢复而通常进行的称为所谓恢复退火工序的高温处理中，保护栓塞63免受氧化的膜。而且，第三绝缘膜34还具有阻挡从第三绝缘膜34下侧的结构扩散一直浸透到铁电体层44的氢或水的效果。因此，以下也把第三绝缘膜34称为下侧氢阻挡膜。
在第三绝缘膜34上设置第四绝缘膜36。第四绝缘膜36可以是例如氧化钽膜(TaxOy:Ta2O5)。该第四绝缘膜36作为后述的下部电极42的密接层起作用。
在存储单元阵列区1内的第四绝缘膜36上设置铁电体电容结构体40。铁电体电容结构体40具有现有公知的结构。即，铁电体电容结构体40具有依次层叠下部电极42、铁电体层44和上部电极46而成的结构。
下部电极42和上部电极46优选为例如铂(Pt)电极。铁电体层44的材料可以是例如钛酸锆酸铅(PET)、掺La的PZT(PLZT)或SBT(SrBi2Ta2O9)。铁电体层44优选为SBT膜。
第五绝缘膜(上侧绝缘膜)50覆盖铁电体电容结构体40。而且，第五绝缘膜50设置在第四绝缘膜36的整个表面上。即，在存储单元阵列区1和逻辑电路区2上都设置该第五绝缘膜50。第五绝缘膜50优选为例如TEOS-硅氧化膜。
在该第五绝缘膜50上设置第二存储单元接触孔61b和第二逻辑电路接触孔66b。
在存储单元阵列区1内设置电容器接触孔62a。电容器接触孔62a设置成从第五绝缘膜50的表面50a到达铁电体电容结构体40。
另一方面，第二存储单元接触孔61b设置在存储单元阵列区1内，从第五绝缘膜50的表面50a连接到与存储单元元件10连接的栓塞63。
第二逻辑电路接触孔66b设置在逻辑电路区2内，从第五绝缘膜50的表面50a贯通第五绝缘膜50、第四绝缘膜36和第三绝缘膜34。逻辑电路接触孔66b开口至栓塞63的顶面63a。
在第二存储单元接触孔61b和第二逻辑电路接触孔66b内的表面上设置阻挡金属67。阻挡金属67优选为例如氮化钛膜、氮化钽膜。阻挡金属67也可以为例如氮化锆(ZrN)膜、氮化钨(WN)膜。
在第五绝缘膜50的表面50a的上侧设置包含多个布线部的布线层70。阻挡金属67在表面50a上，还延伸到布线层70的下表面。布线层70设置成填埋第二存储单元接触孔61b、第二逻辑电路接触孔66b和电容器接触孔62a。即，布线层70与栓塞63、上部电极46和下部电极42电气连接。
布线层70包含第一布线部72和第二布线部74。第一布线部72设置成延伸到位于第五绝缘膜50的存储单元阵列区1内的第一部分表面区域50aa上。第一布线部72与存储单元阵列区1的上部电极46、下部电极42和栓塞63电气连接。
第二布线部74设置成延伸到位于逻辑电路区2内的第二部分表面区域50ab上。第二布线部74与逻辑电路区2内的栓塞63电气连接。这些第一和第二布线部72和74相互间在布线层70内没有电气连接。
布线层70优选为，例如，铝(Al)，在铝中添加了硅(Si)和铜(Cu)或只添加了铜的铝合金，铜，在铜中添加了银(Ag)、钛(Ti)、锰(Mn)、镁(Mg)、锡(Sn)的铜合金等的金属布线。
在布线层70(第一布线部72、第二布线部74)的上表面72a和74a上设置反射防止膜71。
在设置布线层70(第一布线部72、第二布线部74)的第五绝缘膜50的上侧全部表面上设置阻挡膜90。即，在从设置第二布线部74的逻辑电路区2到设置第一布线部72的存储单元阵列区1上都设置阻挡膜90。阻挡膜90是氧化铝的薄膜。该阻挡膜90尤其防止在布线层70的上侧设置的结构产生的氢和水分向铁电体层44渗透。因此以下边把该阻挡膜90称为上侧氢阻挡膜。
本发明的铁电体存储装置100的特征在于，该阻挡膜90具有由原子层成膜法(ALD法)形成的极好的膜质量。
在后面有详述，因为由原子层成膜法形成的氧化铝膜可以以原子层为单位形成膜，所以膜厚容易控制，且可获得100％的台阶覆盖性。即，如果有的部分厚有的部分薄，会对例如通孔的开口有不良影响，导致电气特性恶化，但只要能形成台阶覆盖性优良的膜，这样的问题就不会发生。而且，对于氢/水的防扩散功能，如果按相同的淀积膜厚比较，使用具有良好覆盖性的优质膜时表现出更优良的扩散防止功能。
这样，如果使用由原子层成膜法形成的氧化铝膜，可以使阻挡膜90的淀积膜厚显著减薄。具体来说，可以使阻挡膜90的膜厚优选为5nm～50nm左右。
只要由ALD法形成的氧化铝膜具有这种程度的膜厚，就可以阻止氢和水从铁电体层44上部的结构浸透到铁电体层44。
另外，这样，由于与现有相比使用了台阶覆盖性优良的氧化铝膜，可以更加提高铁电体层44的残留极化量。因此，可以提供具有优良的极化特性的更高性能的铁电体存储装置100。
而且，由于可以使氧化铝膜的台阶覆盖性更好且更加薄膜化，即使在必需更多层的布线结构时或在制造工艺规则的更加微细例如使通孔直径更加减小时，也可以有效地防止电气特性的劣化。
在此，参照图2说明由ALD法形成的氧化铝膜的台阶覆盖性。
图2是用透射型电子显微镜对本发明的铁电体存储装置100的剖面进行摄影得到的照片(后面再描述制造工序)。
在上述的布线层70上用ALD法以50nm的膜厚形成作为阻挡膜90的氧化铝膜。
从图可以看出，在布线层70的侧表面和反射防止膜71上，以没有所谓的突出的均匀的膜厚形成了由ALD法形成的作为阻挡膜90的氧化铝膜。
本发明的铁电体存储装置100，以布线层70作为第一布线层，在该第一布线层的上侧具有例如贯通阻挡膜90的接触孔，也可以具有包含与布线层70电气连接的第二、第三布线层的多层布线结构。但是，由于这样的结构不是本发明的主要发明点，省略了其图示和详细说明。
(实施方式2的铁电体存储装置的构成例)参照图3说明本发明的铁电体存储装置100的另一构成例。
图3(A)是从上表面侧观察本发明的铁电体存储装置100的、用来说明构成要素的概略平面图，图3(B)是沿图3(A)的A-A′所示的点划线剖切时的切口示意图。
该实施方式的铁电体存储装置100的特征在于阻挡膜90的形状。即，其它构成要素几乎没有变化，所以仅对变更之处进行说明，对于无变更的构成要素赋予相同的附图标记并省略其详细说明。
如图3(A)和(B)所示，该实施方式的铁电体存储装置100具有这样的结构，即，阻挡膜90的一部分填埋到构成铁电体存储装置100的层叠结构内。
具体来说，在第五绝缘膜50上设置闭环状的沟部52。沟部52覆盖第五绝缘膜50和铁电体电容结构体40，在本例中设置在包围存储单元阵列区1的逻辑电路区2上。即，沟部52设置成，沿着在单片化工序中作为切断线的划片线L1，包围划片线L1的更内侧。
该沟部52的深度，优选为，贯通第四绝缘膜36到达第三绝缘膜34的表面的深度。沟部52的深度，更优选为，贯通第四绝缘膜36和第三绝缘膜34直至第二绝缘膜32的表面32a的深度。
在不损害铁电体存储装置100的功能的范围内，可以在任意合适的区域上设置沟部52，且可设置成任意合适的宽度。
沟部52优选地设置成以划片线L1离开10μm左右。沟部52的宽度优选为例如1μm左右。
该实施方式的阻挡膜90，其一部分填埋沟部52构成填埋部92。
如上所述，由于阻挡膜90是由ALD法形成的具有极好膜质量的氧化铝膜，所以沟部52的填埋也可以以极高的精度进行。
该填埋部92的作用是，阻挡从由沿划片线L1进行的单片化工序形成的切断面即铁电体存储装置100的侧表面一侧向铁电体层44浸透的氢和/或水分。尤其是，如果填埋部92构成为与第二绝缘膜32的表面32a接触，包含铁电体层44的铁电体电容结构体40被作为上侧氢阻挡膜的阻挡膜90、阻挡膜90具有的填埋部92和作为下侧氢阻挡膜的第三绝缘膜34包围而封包化，所以特别是在单片化工序中和单片化工序后，可以更有效地阻挡从这些结构的更外部来的氢和/或水分。因此，可以更有效地防止铁电体层44的劣化。
(实施方式1的铁电体存储装置的制造方法)下面，参照图4和图5说明具有上述结构的铁电体存储装置100的制造方法的例子。
在本发明的制造方法例的说明中，为了避免说明图的复杂化，用与图1(B)同样的剖切图，只说明在一个晶片上同时形成的多个铁电体存储装置中的铁电体存储装置的一部分，即，具有一个存储单元的存储单元阵列区和逻辑电路区。
图4(A)是用与图1(A)的A-A′所示的点划线的位置上剖切时的切口，展示晶片级别的制造过程中的铁电体存储装置的概略的制造工序说明图。
图5(A)和5(B)是接着图4的概略的制造工序说明图。
首先，在半导体基板(晶片)11上，把存储单元阵列区1和包围该存储单元阵列区1的逻辑电路区2作为一组，以矩阵状划分成多组。
然后，在半导体基板11的存储单元阵列区1上利用现有公知的晶片工艺制作存储单元元件10。在逻辑电路区2上也同样地制作了逻辑电路元件20。
具体来说，用例如LOCOS法形成场氧化膜5即元件分离结构。
然后，按照常规方法在存储单元阵列区1上制作存储单元栅绝缘膜14、和在存储单元栅绝缘膜14上设置的存储单元栅电极16。同样地，在逻辑电路元件区上也形成逻辑电路元件栅绝缘膜24、在逻辑电路元件栅绝缘膜24上设置的逻辑电路元件栅电极26。另外，由于在后述的接触孔的形成后再形成扩散层，此时在存储单元元件10和逻辑电路元件20上都没有扩散层。
然后，在半导体基板11的露出面，即除了扩散层的制作存储单元元件10的存储单元阵列区1上和制作逻辑电路元件20的逻辑电路区2上的半导体基板11的上侧全部表面上形成第一绝缘膜30。第一绝缘膜30的膜厚为例如850nm左右即可。
该第一绝缘膜30，按照常规方法，优选为例如利用使用臭氧(O3)、利用根据以TEOS为材料的常规方法的CVD法形成O3-TEOS系BPSG膜。
然后，在第一绝缘膜30上按照常规方法形成第二绝缘膜32。第二绝缘膜32可以是膜厚100nm左右的P-TEOS膜(硅氧化膜)。因此，第二绝缘膜32用按照常规方法的CVD法形成即可。
然后，在该第一和第二绝缘膜30和32上，按照常规方法，用光刻工序和蚀刻工序形成贯通它们的多个接触孔。该接触孔是到达基板面、栅电极的接触孔，即已经说明过的第一区域1的第一存储单元接触孔61a和第二区域2的第一逻辑电路接触孔66a。
然后，如图4(B)所示，对于通过第一存储单元接触孔61a和第一逻辑电路接触孔66a从接触孔露出的基板面，按照常规方法进行离子注入工序和热扩散工序。该离子注入工序是按照常规方法进入例如注入P+、BF2+等的离子的工序。然后，进行使注入的离子热扩散的热扩散工序。该热扩散工序可以是例如在1000℃下10秒左右加热处理。
利用该工序形成存储单元元件扩散区12和逻辑电路元件扩散区22，形成存储单元元件10和逻辑电路元件20。
然后，在这些第一存储单元接触孔61a、第一逻辑电路接触孔66a内按照常规方法形成未图示的金属膜，即，例如膜厚15nm左右的钛(Ti)膜和膜厚20nm左右的氮化钛(TiN)膜的层叠结构。
然后，按照常规方法填埋设置该金属膜的第一存储单元接触孔61a、第一逻辑电路接触孔66a。利用该工序用钨(W)等的导电性材料填埋第一存储单元接触孔61a、第一逻辑电路接触孔66a，作为栓塞63。
然后，形成覆盖整个露出面，即第二绝缘膜32的表面32a上和栓塞63的顶面63a上的第三绝缘膜34。第三绝缘膜34优选为，作为例如硅氮化膜形成。具体来说，用等离子体CVD法按照常规方法形成为膜厚100nm左右。
而且，在第三绝缘膜34上形成膜厚150nm左右的P-TEOS NSG膜(未图示)。在该P-TEOS NSG膜上，优选地，形成例如氧化钽膜即第四绝缘膜36。第四绝缘膜36的成膜工序，用以钽(Ta)为靶、氩气(Ar)/氧气(O2)的混合气体作为处理气体按照常规方法的溅射工序进行。
然后，在第四绝缘膜36上即存储单元阵列区1上按照常规方法形成铁电体电容结构体40。
具体来说，按照常规方法，依次形成并层叠用铂等的下部电极42，用已说明过的SBT等的膜材料的铁电体层44和用铂等的膜材料的上部电极46。
铂膜的形成，可以用例如以铂为靶、以氩气为处理气体的按照常规方法的溅射工序，以任意合适的膜厚形成。SBT膜的形成，可以按照常规方法，通过反复进行旋涂工序和烧焙工序直至达到所希望的膜厚来进行。然后，按照常规方法通过进行光刻工序和蚀刻工序，形成在存储单元阵列区1上以矩阵状形成的多个铁电体电容结构体40。
然后，形成第五绝缘膜50。在存储单元阵列区1和逻辑电路区2上都形成该第五绝缘膜50。即，第五绝缘膜50形成为覆盖铁电体电容结构体40。第五绝缘膜50是例如以TEOS为材料形成的硅氧化膜。该第五绝缘膜50利用现有公知的等离子体CVD法形成即可。
接着，如图4(C)所示，在第五绝缘膜50的表面50a即存储单元阵列区1和逻辑电路区2上按照常规方法形成接触孔。在存储单元阵列区1上开口形成到达铁电体电容结构体40的电容器接触孔62a和到达(露出)与存储单元元件10连接的栓塞63的顶面63a的第二存储单元接触孔61b。在逻辑电路区2的第五绝缘膜50的表面50a上形成到达与逻辑电路元件20连接的栓塞63的顶面63a的第二逻辑电路接触孔66b。
这些接触孔的形成工序，可以利用现有公知的光刻工序和蚀刻工序，按照常规方法进行。另外，在接触孔的形成工序结束后，进行所谓的恢复退火工序。即，在氧气(O2)气氛下进行600℃～750℃下0.5小时～1小时的加热处理。利用该工序使因等离子体损伤导致劣化了的铁电体层44的电气特性恢复。
然后，在这些接触孔内形成阻挡金属67。虽然该阻挡金属67由后述的布线层70的构图工序同时构图，但在此时是在整个露出面上形成。具体来说，作为膜厚150nm左右的氮化钛(TiN)膜形成。阻挡金属67，可以利用例如以钛(Ti)为靶、以氮气(N2)为处理气体的现有公知的溅射工序形成。另外，阻挡金属67也可以是氮化钽(TaN)膜。此时，可以采用以钽为靶，用氩气/氮气混合气体的现有公知的溅射工序形成。在上部电极46的材料使用铂，布线层70的材料使用铝合金时，与氮化钛膜相比，氮化钽膜可以更有效地防止它们在作为后工序的热处理工序中相互反应。
然后，通过填埋用阻挡金属67覆盖了的接触孔，在阻挡金属67上形成布线层70。
具体说来，用已经说明过的铝合金等，在阻挡金属67上按照常规方法形成导体膜(与布线层70相当，未图示)。然后在该导体膜上层叠由例如氮化钛膜构成的反射防止膜71。
成为该布线层70的导体膜的形成，可以采用用铝合金作靶、用氩气作处理气体的按照常规方法的溅射工序形成。
与阻挡金属67同样地，反射防止膜71，可以通过例如用钛(Ti)作靶，用氮气(N2)作处理气体的现有公知的溅射工序形成。
然后，如图4(C)所示，用现有公知的光刻工序和蚀刻工序对反射防止膜，导体膜和阻挡金属67构图，形成布线层70。
如上所述，布线层70包含第一布线部72和第二布线部74。
第一布线部72形成为延伸到第五绝缘膜50的表面50a即位于存储单元阵列区1内的第一部分表面区域50aa上。第一布线部72与存储单元阵列区的栓塞63或铁电体电容结构体40电气连接而形成。
另外，第二布线部74形成为延伸到第五绝缘膜50的表面50a的逻辑电路区2内的第二部分表面区域50ab。第二布线部74与逻辑电路区2的栓塞63电气连接而形成。另外，这些第一和第二布线部72和74虽然不是在布线层70内相互电气连接，但在第五绝缘膜50上的同一平面上即表面50a上同时形成。
由于担心该布线层70的形成工序也会导致铁电体层44的电气特性劣化，接着在氧气气氛下进行了400℃下30分钟的加热处理。
然后，如图5(A)所示，用原子层成膜法形成具有5nm～50nm的膜厚的氧化铝的薄膜即阻挡膜90。阻挡膜90在半导体晶片11上的整个表面即存储单元阵列区1和逻辑电路区2上覆盖布线层70而形成。
在此说明原子层成膜法的细节。
在本发明的作为阻挡膜90的氧化铝膜的形成中，为了防止在处理中铁电体层44因氢或水分而劣化，使用采用臭氧(O3)的原子层成膜法。
原子层成膜法是以单原子层一层一层地层叠直至达到所希望的膜厚的成膜方法。因此，用原子层成膜法形成阻挡膜90的工序，是反复多次进行由多个子步骤构成的单原子层的成膜步骤直至达到所希望的膜厚的工序。
该成膜步骤，具体说来，使用真空室，把基板温度设定为200℃～400℃左右的范围，把室内抽真空到0.133Pa(1×10-3乇)左右，包含以下子步骤(1)以氮气载气流量为100～700sccm，导入时间为50～500ms(毫秒)，充填三乙基铝气体的高压贮气(bomb)容器的温度为30℃，把三乙基铝气体导入到室内的子步骤；(2)以流量为200～1400sccm，把氮气导入室内的子步骤；(3)以氮气载气流量为100～700sccm，导入时间为50～500ms，把相对于氧气浓度其浓度为10％～25％的臭氧气体导入室内的步骤；(4)以流量为200～1400sccm，把氮气导入室内的子步骤。
从提高膜质量的观点来看，如果优选地，使成膜工序中的半导体基板，即完成了到布线层70的形成工序为止的工序的、制造过程中的半导体基板的温度上升到例如350℃左右，则可以得到膜质量更好的氧化铝膜。
在该成膜步骤中，三乙基铝气体和臭氧气体的导入，使得形成氧化铝膜的布线层70和第五绝缘膜50的露出面对三乙基铝和臭氧的吸附充分饱和。
为了得到作为阻挡膜90所希望的膜厚，通过反复多次进行该步骤，把单原子层层叠多层即可。
另外，在参照图3说明了的制造实施方式2的铁电体存储装置时，也是同样地，通过反复多次进行同样的步骤来成膜，可以埋入沟部52形成埋入部92。
虽然由于不是本发明的主要发明点而省略了详细的说明，但是以该布线层70作为第一布线层，在布线层70的更上侧设置例如贯通阻挡膜90的通路孔，并形成与布线层70电气连接的第二、第三布线层，成为多层布线结构。
然后，如图5(B)所示，通过用现有公知的切片装置沿划片线L1进行切片，而形成单片。
这样，可以用一块晶片11制造具有所谓的(半导体)芯片的形态，分别具有相同结构的多个铁电体存储装置100。
(实施例)在此，作为一个实施例，说明参照图2说明了的用ALD法形成的氧化铝膜的具体成膜条件。
首先，以半导体基板的温度为300℃，把室内抽真空。(1)以氮气载气流量为250sccm，导入时间为125ms，充填三乙基铝气体的高压贮气容器的温度为30℃，导入时间为125ms，把三乙基铝气体导入到室内。(2)以流量为1200sccm，把氮气导入室内。(3)以氮气载气流量为600sccm，导入时间为250ms，把相对于氧气浓度其浓度为20％的臭氧气体导入室内。(4)以流量为1200sccm，把氮气导入室内。
通过反复进行包含以上的(1)～(4)的子步骤的步骤，直至到达膜厚50nm，得到了参照图2说明过的膜厚50nm的氧化铝膜。
(氢和水分扩散抑制效果的评价)在此，参照图6说明用与上述的实施例相同的成膜工序得到的氧化铝膜的氢和水分扩散抑制效果。
图6是展示分别用升温脱气分析法(TDS)评价用ALD法形成的氧化铝膜的氢(A图)和水分(B图)的扩散防止效果的结果的曲线图。
作为评价用样品，使用了在硅基板上以TEOS为材料形成600nm膜厚的硅氧化膜，在该硅氧化膜上形成了50nm膜厚的氧化铝膜的结构体(未图示)。另外，作为对照，使用了在硅氧化膜上没有氧化铝膜的结构体。
用实线表示的曲线a展示形成有氧化铝膜的结构体的分析结果，用虚线表示的曲线b上展示没有氧化铝膜的结构体的分析结果。
曲线图的横轴表示温度(℃)，纵轴是以对数和任意单位表示的强度。
从(A)图可以看出，在没有氧化铝膜的结构(曲线b)中，在约250℃以上的温度下强度增强，即检测到了从硅氧化膜放出的氢。而在有氧化铝膜的结构(曲线a)中，到在不高于约700℃左右，氢的放出可以抑制。
且从图(B)可以看出，在不高于500℃左右，有氧化铝膜的结构(曲线a)比无氧化铝膜的结构(曲线B)更加抑制来自硅氧化膜的水分的放出。
在本发明的铁电体存储装置的制造工序中，在阻挡膜(氧化铝膜)的形成工序结束后，基本上不会进行超过400℃的加热处理。因此，用ALD法形成的具有良好的膜质量的阻挡膜在50nm左右的膜厚下具有必需的充分的氢和水分扩散防止效果。
(实施方式2的铁电体存储装置的制造方法)下面，参照图7说明实施方式2的铁电体存储装置100的制造方法的例子。
另外，本例的制造方法的特征仅在于，参照图3已经说明过的沟部52的形成工序和形成填埋该沟部52的填埋部92的形成工序(阻挡膜90的成膜工序)。因此，对与实施方式1相同的工序省略了其详细说明。
图7(A)和图7(B)是利用与图3(A)的A-A′所示的点划线相同位置上剖切时的切口，展示晶片级别的制造过程中的铁电体存储装置的概略的制造工序说明图。
同样地进行到参照图4(C)说明过的布线层70的形成工序为止的工序。
然后，如图7(A)所示，在第五绝缘膜50上形成已经说明过的闭环状的沟部52。
沟部52，作为沿划片线L1包围由划片线L1划分的芯片区域即划片线L1的内侧的形状来形成。
具体而言，用现有公知的光刻工序和蚀刻工序按照常规方法形成即可。
沟部52形成后，可以进行已经说明过的用来使铁电体层44的电气特性的劣化恢复的、在氧气气氛中400℃下30分钟的加热处理。
然后，如图7(B)所示，用ALD法形成阻挡膜90。通过该工序形成阻挡膜90的一部分填埋沟部52的填埋部92。
如果采用本发明的铁电体存储装置100的制造方法，则由于用ALD法进行阻挡膜的形成工序，所以可以防止所谓的充电，用阻挡膜直接覆盖布线层。因此，不再需要为了防止栅绝缘膜的破坏所必需的内衬氧化膜的形成工序以及在现有技术中必需的条件下的退火工序。因此，可以用更简单的工序提供没有与内衬氧化膜的形成相伴的铁电体存储单元阵列的初始特性的劣化的铁电体存储装置100。
另外，由于用ALD法形成的阻挡膜，与现有技术中的用例如溅射法形成的膜相比，膜密度更高且台阶覆盖性更好，所以可以形成膜厚更薄的膜。因此，在例如形成更多层的布线结构时也可以使装置的电气特性更好。
而且，由于无须考虑长宽比，提高了布线布局设计的自由度。即，由于可使布线设计最优化，可以提供布线的电气特性更加提高的铁电体存储装置。
结果，提高了制造的铁电体存储装置的生产率。
权利要求
1.一种铁电体存储装置的制造方法，包括在半导体基板上形成下侧绝缘膜的工序；在上述下侧绝缘膜的上侧，形成依次层叠下部电极、铁电体层和上部电极而成的铁电体电容结构体的工序；形成覆盖上述铁电体电容结构体的上侧绝缘膜的工序；形成在上述上侧绝缘膜上延伸、与上述铁电体电容结构体、存储单元元件和逻辑电路元件电气连接的布线层的工序；以及形成覆盖上述布线层和上述上侧绝缘膜、具有5～50nm的膜厚的氧化铝膜即阻挡膜的工序。
2.一种铁电体存储装置的制造方法，包括准备具有多个芯片区域的半导体基板的工序，该芯片区域包含设置多个存储单元元件的存储单元阵列区和设置多个逻辑电路元件的逻辑电路区；在具有包含上述存储单元阵列区和上述逻辑电路区的上述多个芯片区域的上述半导体基板上形成下侧绝缘膜的工序；在上述存储单元阵列区和上述逻辑电路区的上述下侧绝缘膜上形成到达上述基板的多个接触孔的工序；通过上述接触孔形成上述存储单元元件和上述逻辑电路元件的工序；在上述下侧绝缘膜的上侧即上述存储单元阵列区内，形成依次层叠下部电极、铁电体层和上部电极而成的铁电体电容结构体的工序；形成覆盖上述下侧绝缘膜和上述铁电体电容结构体的上侧绝缘膜的工序；在上述上侧绝缘膜的多个上述芯片区域的端缘的内侧形成多个分别包围该芯片区域的闭环状的沟部的工序；形成在上述上侧绝缘膜上延伸、与上述铁电体电容结构体、上述存储单元元件和上述逻辑电路元件电气连接的布线层的工序；以及形成覆盖上述布线层和上述上侧绝缘膜且填埋闭环状的上述沟部、具有5～50nm的膜厚的氧化铝膜即阻挡膜的工序。
3.如权利要求1或2所述的铁电体存储装置的制造方法，其特征在于上述形成阻挡膜的工序是用原子层成膜法形成氧化铝膜的工序。
4.如权利要求3所述的铁电体存储装置的制造方法，其特征在于上述形成阻挡膜的工序是把上述半导体基板温度设定为200℃～400℃，把室内抽真空，把包含以下子步骤的步骤反复进行直至到达膜厚5～50nm，(1)以氮气载气流量为100～700sccm，导入时间为50～500ms，充填三乙基铝气体的高压贮气容器的温度为30℃，把上述三乙基铝气体导入到室内的子步骤；(2)以流量为200～1400sccm，把氮气导入室内的子步骤；(3)以氮气载气流量为100～700sccm，导入时间为50～500ms，把相对于氧气浓度其浓度为10％～25％的臭氧气体导入室内的子步骤；(4)以流量为200～1400sccm，把氮气导入室内的子步骤。
5.如权利要求3所述的铁电体存储装置的制造方法，其特征在于上述形成阻挡膜的工序是把上述半导体基板温度设定为300℃～350℃，把室内抽真空，把包含以下子步骤的步骤反复进行直至到达膜厚5～50nm，(1)以氮气载气流量为250sccm，导入时间为125ms，充填三乙基铝气体的高压贮气容器的温度为30℃，把上述三乙基铝气体导入到室内；(2)以流量为1200sccm，导入时间为125ms，把氮气导入室内；(3)以氮气载气流量为600sccm，导入时间为250ms，把相对于氧气浓度其浓度为20％的臭氧气体导入室内；(4)以流量为1200sccm，把氮气导入室内。
6.一种铁电体存储装置，其特征在于，具有设置有包含存储单元元件和多个逻辑电路元件的多个元件的半导体基板；在上述半导体基板上设置的下侧绝缘膜；在上述下侧绝缘膜上设置的、依次层叠下部电极、铁电体层和上部电极而成的铁电体电容结构体；覆盖上述下侧绝缘膜和上述铁电体电容结构体的上侧绝缘膜；在上述上侧绝缘膜上延伸、与上述铁电体电容结构体、上述存储单元元件和上述逻辑电路元件电气连接的布线层；以及覆盖上述布线层和上述上侧绝缘膜而设置的、具有5～50nm的膜厚的氧化铝膜即阻挡膜。
7.一种铁电体存储装置，其特征在于，具有设置有包含存储单元元件和多个逻辑电路元件的多个元件的半导体基板；在上述半导体基板上设置的下侧绝缘膜；在上述下侧绝缘膜的上侧设置的下侧氢阻挡膜；在上述下侧氢阻挡膜的上侧设置的、依次层叠下部电极、铁电体层和上部电极而成的铁电体电容结构体；覆盖上述铁电体电容结构体的上侧绝缘膜；在上述上侧绝缘膜上延伸、与上述铁电体电容结构体、上述存储单元元件和上述逻辑电路元件电气连接的布线层；以及覆盖上述布线层和上述上侧绝缘膜而设置的、具有5～50nm的膜厚的氧化铝膜即上侧氢阻挡膜。
8.一种铁电体存储装置，其特征在于，具有包含设置有多个存储单元元件的存储单元阵列区、和设置有多个逻辑电路元件的逻辑电路区的半导体基板；在上述半导体基板的上述存储单元阵列区和上述逻辑电路区上设置的下侧绝缘膜；在上述下侧绝缘膜的上侧设置的下侧氢阻挡膜；在上述下侧氢阻挡膜的上侧的上述存储单元阵列区内设置的、依次层叠下部电极、铁电体层和上部电极而成的铁电体电容结构体；覆盖上述下侧绝缘膜和上述铁电体电容结构体，在上述存储单元阵列区和上述逻辑电路区上设置的、具有沿划片线包围该划片线内侧的闭环状的沟部的上侧绝缘膜；在上述上侧绝缘膜上延伸，填埋从上述上侧绝缘膜的表面到上述铁电体电容结构体的接触孔内的布线层；以及覆盖上述布线层和上述上侧绝缘膜且填埋闭环状的上述沟部而设置的、具有5～50nm的膜厚的氧化铝膜即上侧氢阻挡膜。
9.如权利要求7或8所述的铁电体存储装置，其特征在于上述上侧氢阻挡膜和上述下侧氢阻挡膜是用原子层成膜法形成的氧化铝膜。
全文摘要
提供一种铁电体存储装置及其制造方法，其电气特性优良、性能更高。为此，在半导体基板(11)上形成下侧绝缘膜(第一绝缘膜30)；形成依次层叠下部电极(42)、铁电体层(44)和上部电极(46)而成的铁电体电容结构体(40)；形成覆盖铁电体电容结构体的上侧绝缘膜(第五绝缘膜50)；形成在上侧绝缘膜上延伸的布线层(70)；形成覆盖布线层和上侧绝缘膜、具有5～50nm的膜厚的氧化铝膜(90)。
文档编号G11C11/22GK1848409SQ200610002458
公开日2006年10月18日 申请日期2006年1月26日 优先权日2005年4月12日
发明者阿部一英 申请人:冲电气工业株式会社