专利名称：纠错装置的制作方法
技术领域：
本发明涉及纠错装置。
背景技术：
纠错技术是通信系统/广播系统/记录系统等的系统的可靠性提高中不可缺少的技术，另外，在记录系统中还成为语音记录和图像记录的高密度化的基础技术。作为纠错技术的核心的纠错码，到目前为止已进行了很多研究，提出了各种各样的方案。
作为纠错码的体系，首先，可被分类为分组码和卷积码，另外，分组码又被分类为线性码和非线性码，更有，线性码还又被分类为循环码和非循环码。还有，如果作为通过将至少两组这些码或同类码进行组合以进一步提高纠错能力的系统来讲，又被分类为乘积码和连接码。例如，DVD规格等的光盘记录和数字VTR等中所使用的里德-索罗蒙乘积码(リ一ドソロモン積符号)，代码字是将两组在被称为伽罗瓦域的特定域内构成的里德-索罗蒙码(上述的循环码之一)进行组合而成的乘积码，主要是对纠突发错非常有效。
下面，对于纠错码的例子之一的以基于里德-索罗蒙乘积码的DVD规格为基准的编码处理，用图16、图17、图18进行说明。
作为向光盘记录的记录对象的记录数据，以如图16所示那样以每2048字节被分割。该被分割的数据被称为“主数据”，其最前面被付与12字节的“报头”。该报头是由4字节的ID(Identification Code)、针对该ID的2字节的检错码IED(Id Error Detection Code)、和拷贝保护信息等的6字节的预约数据CPM(Copyright Management Code)构成。另外，在主数据的末尾处被赋予4字节的EDC(Error Detection Code)。该EDC是针对被赋予了报头的主数据的检错码。
主数据被赋予了报头及EDC的总计2064字节的数据，如图17所示那样，被区分为以172字节为单位划分的172字节(列)×12行的“数据扇区”。另外，对数据扇区中的主数据2048字节，以报头中包含的扰码信息为依据，实施例如以PN(Pseudo random Noise)系列加法进行的扰频(スクランブル)处理。
16个数据扇区汇集形成172字节×192行的行列(以下，称为“数据扇区块”)。还有，对数据扇区块的各列赋予16行的PO码(Outer CodeParity)，并对数据扇区块的各行赋予10字节的PI码(Inner Code Parity)。再有，作为PO码及PI码，一般来说采用里德-索罗蒙码。因此，被赋予了PO码及PI码的182字节(列)×208行的分组码，是被称为“ECC块”的里德-索罗蒙乘积码。
另外，如图18所示，进行在ECC块内的交错(インタリ一ブ)处理(行换入)，即将16行的PO码的每一行顺次配置在被赋予了PI码的各数据扇区的后边。在此，将一个数据扇区被赋予了10字节的PI码和1行PO码的182字节×13行的数据，作为“记录扇区”处理。这样，就成为对由16个记录扇区构成的以1组为单位的ECC块，实施了8-16调制或NRZI变换等之后，进行向光盘的记录。
下面，对ECC块的接收再生侧的解码处理，特别是纠错处理，根据图19、图20、图21进行说明。
图19是显示光盘再生系统的概略构成的图。光盘再生系统是由如下部分构成的，即将记录在DVD介质等的光盘1中的信息(ECC块)光学性读出的光拾取器2；以光拾取器2读取的信息为依据，进行2值化或同步时钟提取等模拟信号处理的前端处理部9；以被进行了模拟处理的数据为依据，进行8/16解调或纠错处理等的解码处理的解码装置11；成为由解码装置11进行的处理过程中的作业用存储器的缓冲存储器5；和接收由解码装置11进行了解码后的数据的主机7。另外，解码装置11具有纠错装置10，纠错装置10由缓冲转送部101、PI/PO纠错处理部102、EDC解码器104、和缓冲转送部105构成。
此外，由纠错装置10进行的现有的纠错处理的流程，如图20的流程图那样，如下所示。首先，那些被实施了8/16解调的ECC块的再生数据DIN，在经过缓冲转送部101中的缓冲后，被全部储存在缓冲存储器5中(S200)。然后，对储存在缓冲存储器5中的再生数据DIN实施去交错处理(デインタリ一ブ)。
下面，PI/PO纠错处理部102将储存在缓冲存储器5中的再生数据DIN以ECC块的行单位读出(S201)，ECC块的各行的再生数据DIN分别根据被赋予的PI码实施检纠处理(以下，称为PI检纠处理)(S202)。另外，此时PI/PO纠错处理部102将在再生数据DIN内被实施了PI检纠处理的码元(位)的位置信息作为消失标识符储存在内部的寄存器等中。然后，PI检纠处理后的再生数据DIN’被储存于缓冲存储器5。
接着，PI/PO纠错处理部102，将储存在缓冲存储器5中的再生数据DIN’以ECC块的列单位读出(S203)，ECC块的各列的再生数据DIN’分别根据赋予其的PO码实施检纠处理(以下，称为PO检纠处理)(S204)。另外，此时也可以使用PI纠错处理时的消失标识符实施消失纠正处理(以下，称为PO消失纠正处理)。然后，PO检纠处理或者PO消失纠正处理后的再生数据DIN”被储存于缓冲存储器5。
然后，EDC解码器104将储存在缓冲存储器5中的再生数据DIN”以数据扇区单位读出，根据赋予其的EDC实施检错处理。并且，其后，对储存在缓冲存储器5中的再生数据DIN”实施去扰(デスクランブル)处理。此后，缓冲转送部105将从缓冲存储器5读出的再生数据DIN”作为再生数据DOUT转送给主机7。
在此，将前述的PI/PO检纠处理的一般性处理流程，例如参照下面所示的非专利文献1表示于图21中。另外，在下面所示的专利文献1中也公开了PI/PO检纠处理及PO消失纠正处理的内容。如图21所示，PI/PO检纠处理，以下列顺序进行用于检验错误的有无的校正子(シンドロ一ム、syndrome)运算(S210)、用于取得发生了错误的码元位置(以下，称为错误位置)的错误位置多项式的导出(S211)、通过在错误位置多项式中代入定义预定的伽罗瓦域的本原多项式的根而得到的错误位置的计算(S212)、根据校正子、错误位置和定义预定的伽罗瓦域的本原多项式的根得到的错误的值(大小)的计算(S213)、接着是最后的错误的纠正(S214)。另外，前边所述的消失标识符是在错误位置的计算(S212)中得到的。
但是，在针对至少组合了两组纠错码的分组码(ECC块等)的现有的纠错处理的序列中，基于各个纠错码的每个纠错处理时，都要进行向作为作业用存储器的缓冲存储器的访问。例如，如图20的S201、S203所示，在PI检纠处理和PO检纠处理或PO消失纠正处理的两个阶段中，进行从缓冲存储器读出ECC块的所有数据。向这样的缓冲存储器的访问，成为纠错处理整体的高速化的瓶颈，从而，在组入了现有的纠错装置的系统整体的更进一步高速化中很有可能造成障碍。例如，在近年被关注为下一代光盘的HDDVD(High Definition DVD)等中，作为来自光盘的再生数据的数据转送速度，需要更高速化。但是，如果维持现有的纠错装置的结构，有可能实现不了该再生数据的高速数据转送。另外，为了实现再生数据的高速数据转送，可以考虑将PI/PO纠错处理部作为各个电路设计、并行进行各自的处理。但是，这样又会产生电路规模增大的问题。
专利文献1特开平11-41113号公报；非专利文献1江藤良纯·金子敏信、“纠错码及其应用”、第1版第8次印刷、株式会社オ一ム社、平成16年2月25日、P.183-188。
发明内容
用于解决上述课题的主要的本发明，是在接收对二维排列的数据赋予行方向的第1纠错码及列方向的第2纠错码而构成的分组码，进行纠错处理的纠错装置中，具有缓冲存储器，其储存所述接收到的分组码；校正子运算部，其以所述接收到的分组码的行单位，进行基于所述第1纠错码的校正子运算，生成所述分组码的各行的错误的有无的判断结果；缓冲部，其将所述判断结果进行缓冲；和纠正处理部，其根据从所述缓冲存储器读出的被赋予给所述分组码的各列的所述第2纠错码和在所述缓冲部中被缓冲的所述判断结果，进行纠正处理。
另外，用于解决上述课题的其他的主要的本发明，是在接收对二维排列的数据赋予行方向的第1纠错码及列方向的第2纠错码而构成的分组码进行纠错处理的纠错装置中，具有缓冲存储器，其储存所述接收到的分组码；校正子运算部，其以所述接收到的分组码的行单位，进行基于所述第1纠错码的校正子运算，生成所述分组码的各行的错误的有无的判断结果；缓冲转送部，其将所述判断结果进行缓冲，并且转送给所述缓冲存储器；缓冲部，其将从所述缓冲存储器读出的所述判断结果进行缓冲；和纠正处理部，其根据从所述缓冲存储器读出的被赋予给所述分组码的各列的所述第2纠错码和在所述缓冲部中被缓冲的所述判断结果，进行纠正处理。
根据本发明，可以高效进行至少组合了两组的纠错码而构成的分组码的纠错处理，并能提供抑制电路规模增大的纠错装置。
图1是表示具有有关本发明的纠错装置的光盘再生系统的结构的图。
图2是表示有关本发明的第1实施方式的纠错装置的结构的图。
图3是表示有关本发明的第1实施方式的纠错装置的处理流程的流程图。
图4是表示有关本发明的第1实施方式的纠错装置的处理流程的时序图。
图5是表示有关本发明的第1实施方式的位图型的错误标识符/缓冲部的结构的图。
图6是表示有关本发明的第1实施方式的位图型的错误标识符/缓冲部的移位寄存器的状态的图。
图7是表示有关本发明的第1实施方式的位图型的错误标识符/缓冲部的处理的流程的时序图。
图8是表示有关本发明的第1实施方式的指针型的错误标识符/缓冲部的结构的图。
图9是表示有关本发明的第1实施方式的指针型的错误标识符/缓冲部的RAM和计数器的状态的图。
图10是表示有关本发明的第2实施方式的纠错装置的结构的图。
图11是表示有关本发明的第2实施方式的纠错装置的处理流程的流程图。
图12是表示有关本发明的第2实施方式的纠错装置的处理流程的时序图。
图13是表示向有关本发明的第2实施方式的纠错装置的缓冲存储器的访问状况的时序图。
图14是表示有关本发明的第2实施方式的位图型的错误标识符/缓冲转送部的结构的图。
图15是表示有关本发明的第2实施方式的指针型的错误标识符/缓冲转送部的结构的图。
图16是用于说明DVD规格的数据扇区的格式的图。
图17是用于说明DVD规格的ECC块的格式的图。
图18是用于说明DVD规格的ECC块的格式的图。
图19是表示具有现有的纠错装置的光盘再生系统的结构的图。
图20是表示现有的纠错装置的处理的流程的流程图。
图21是表示现有的PI/PO纠错处理的流程的流程图。
图中1-光盘，2-光拾取器，3-RF放大器，4-信号处理装置，5-缓冲存储器，6-微型计算机，7-主机，10、47、50-纠错装置，11-解码装置，40-读取通道电路，42-同步检测电路，43-解调电路，46-存储器I/F电路，48-微机I/F电路，49-主机I/F电路，51-内部总线，101、105、471、477、501、508-缓冲转送部，102-PI/PO纠错处理部，104、476、507-EDC解码器，473、503-PI校正子运算部，474、480、505-错误标识符/缓冲部，504、511-错误标识符/缓冲转送部，4731、5111-错误计数器，4741-第1移位寄存器，4742-第2移位寄存器，4743、4744-AND元件，4745-选择器，475、506-PO消失纠正处理部，479、510-纠错序列控制部，5101-PI行计数器，4801-第1RAM，4802-第2RAM，4803-第1计数寄存器，4804-第2计数寄存器，4805-开关控制部，5041-移位寄存器，5042、5112-地址生成电路。
具体实施例方式
(光盘再生系统的结构)图1是表示作为具有有关本发明的“纠错装置”的系统的一个例子的光盘再生系统的结构的图。另外，作为本实施方式的光盘再生系统，是以DVD再生系统为例来说明的。因此，在本实施方式的光盘再生系统中，接收以1组为单位的再生数据(“分组码”)进行纠错处理，该以1组为单位的再生数据基于对二维排列的数据扇区块组合行方向的PI码(“第1纠错码”)和列方向的PO码(“第2纠错码”)的里德-索罗蒙乘积码。不用说，作为有关本发明的光盘再生系统，也可以是CD再生系统或HDDVD再生系统。
光盘1是DVD±R/RW、DVD-RAM、DVD-ROM等的DVD介质，依照图18所示的ECC块的数据格式，信息被予以记录。另外，在各种预先格式化(preformat)方式中，ECC块、构成ECC块的16个数据扇区、构成数据扇区的26个帧、表示各个开头的各种同步信号SYNC被预先记录于光盘1中。
光拾取器2，通过对光盘1照射激光束并接收其反射光，来光学性读取记录于光盘1的信息。
RF放大器3是将由光拾取器2读取的信息进行放大的放大器。另外，关于RF放大器3一般来说设置用于自动调整其增益的AGC(AutomaticGain Control)功能。
信号处理装置4是对RF放大器3的输出进行有关光盘再生的各种信号处理的部件，提供为1个或者多个半导体集成电路。
缓冲存储器5设置为有关本发明的纠错处理的执行过程的作业用存储器，是信号处理装置4的外置存储器。即，在缓冲存储器5中，要进行有关本发明的纠错处理的、对应于RF放大器3的输出的纠错处理对象的数据以1组为单位被予以储存。还有，作为缓冲存储器5，一般采用DRAM等。
微型计算机6是主管光盘再生系统整体的控制的系统控制器。
读取通道电路40是将RF放大器3的输出进行二值化并且生成基准时钟信号的部分。另外，在DVD-ROM规格或下一代HDDVD规格等情况下，读取通道电路40基于PRML(Partial Response Maximum Likelihood)方式，同时进行PR等效处理或维特比(Viterbi)解码处理。
同步检测电路42是根据在读取通道电路40中生成的二值化信号及基准时钟信号，生成前述的同步信号SYNC的部分。另外，同步信号SYNC发送给纠错装置(47、50)。
解调电路43是对经由同步检测电路42的二值化信号生成实施了8/16调制的解调处理的8/16解调数据(以下，称为再生数据DIN)的部分。还有，再生数据DIN经由内部总线51发送给纠错装置(47、50)。
纠错装置(47、50)对再生数据DIN进行纠错处理。纠错处理后的再生数据DIN(以下，称为再生数据DOUT)经由后边将讲述的主机I/F电路49发送给主机7。另外，关于纠错装置(47、50)的内部结构及动作的详细情况将在后边讲述。
存储器访问控制电路45是根据来自纠错装置(47、50)的向缓冲存储器5的访问要求，生成对应缓冲存储器5的读/写命令和地址等的部分。
存储器I/F电路46是用于使经由了存储器访问控制电路45的纠错装置(47、50)与缓冲存储器56之间连接为可以通信的通信接口电路。作为存储器I/F电路46，例如采用三线式串行接口。
微机I/F电路48是用于使信号处理装置4与微型计算机6之间连接为可以通信的通信接口电路。作为微机I/F电路48例如采用UART(UniversalAsynchronous Receiver and Transmitter)、三线式串行接口、I2C总线接口等。
主机I/F电路49是用于使信号处理装置4与主机7之间连接为可以通信的通信接口电路。作为主机I/F电路49一般采用ATAPI(AttachmentPacket Interface)。
(第1实施方式纠错装置)关于有关本发明的第1实施方式的“纠错装置47”，边适当参照图3，边根据图2进行说明。另外，为了便于说明，省略后边将讲述的PI校正子运算之前通常实施的去交错处理及在后边将讲述的检错处理之后通常实施的去扰处理的说明。
缓冲转送部471将通过内部总线51从解调电路43接收的1组单位的再生数据DIN(以下，称为ECC块)进行缓冲，通过存储器访问控制电路45及存储器I/F电路46转送给缓冲存储器5。其结果，缓冲存储器5中被写入ECC块(S300)。另外，在与向缓冲存储器5进行的ECC块的转送的同时，缓冲转送部471还将同一ECC块对PI校正子运算部473进行转送。
PI校正子运算部473对由缓冲转送部471转送来的ECC块，顺次进行基于对各行赋予的PI码的校正子运算(以下，称为PI校正子运算)(S301)。即，PI校正子运算与向缓冲存储器5的ECC块的写入并行进行。
作为PI校正子运算的例子，例如，在码长为“8”且信息数为“4”(8、4)的里德-索罗蒙码的情况下，ECC块的任意行的再生数据DIN表现为(D3、D2、D1、D0、P3、P2、P1、P0，其中D3～D0为码元、P3～P0为PI码)时，运算由下面的式子(1)～(4)定义的校正子S0～S3。另外，α^n(自然数)是定义伽罗瓦域GF(2^3)的本原多项式的根。
S0＝D3+D2+D1+D0+P3+P2+P1+P0 …式(1)S1＝α^7·D3+α^6·D2+α^5·D1+α^4·D0+α^3·P3+α^2·P2+α^1·P1+P0 …式(2)S2＝α^14·D3+α^12·D2+α^10·D1+α^8·D0+α^6·P3+α^4·P2+α^2·P1+P0 …式(3)S3＝α^21·D3+α^18·D2+α^15·D1+α^12·D0+α^9·P3+α^6·P2+α^3·P1+P0 …式(4)这里，码元D3～D0未发生错误的时候，校正子S0～S3全为“0”。反之，当码元D3～D0发生了错误的时候，校正子S0～S3得到的是与“0”不同的值。例如，码元D2上加有e2大小的错误时，校正子S0成为e2，校正子S1成为α^6·e2、校正子s2成为α^12·e2、校正子S3成为α^18·e2。
PI校正子运算部473根据预先定义好的PI校正子运算的结果，可以判断ECC块的各行是否发生了错误。然后，PI校正子运算部473按ECC块的各行顺次生成显示判断其错误的有无的结果的错误标识符ERF(S302)。还有，错误标识符ERF在后边讲述的PO消失纠正处理中会予以使用，但其与现有的消失纠正处理中所使用的消失标识符的内容不同。即，现有的消失标识符是经过图21所示的错误位置多项式的导出(S211)及错误位置的计算(S212)得到的，可有关本发明的错误标识符ERF仅单纯是由PI校正子运算的结果而得到的。
错误标识符/缓冲部474(“缓冲部”)是主要由多个位图寄存器构成，其将在PI校正子运算部473中顺次生成的ECC块所有行的错误标识符ERF进行缓冲(S303)。另外，位图寄存器是预定位数个的1位存储元件的集合体，ECC块所有行的ERF分别在各相应1位存储元件中被存储为位图状。还有，在本实施方式中，作为位图寄存器，采用将ECC块所有行的错误标识符ERF以移位动作进行储存的移位寄存器。并且，除移位寄存器以外，作为位图寄存器，还可以采用将ECC块所有行的错误标识符ERF以随机访问方式进行储存的RAM。在下面，将使用位图寄存器将错误标识符ERF进行缓冲的方式称为“位图型”。
再有，作为错误标识符/缓冲部474的另一个实施方式，错误标识符/缓冲部480(“缓冲部”)主要由多个RAM(“错误行指针存储用存储器”)构成，其将PI错误行编号ELN(“错误行指针”)进行缓冲，该PI错误行编号ELN表示在PI校正子运算部473中顺次生成的错误标识符ERF中显示有错误的错误标识符ERF所对应的ECC块的行。在下面，将使用RAM等将PI错误行编号ELN进行缓冲的方式称为“指针型”。
PO消失纠正处理部475将写入缓冲存储器5的ECC块介由存储器访问控制电路45及存储器I/F电路46以列单位读出(S304)。然后，PO消失纠正处理部475根据对ECC块的各列赋予的PO码和、在错误标识符/缓冲部474中缓冲的ECC块所有行的错误标识符ERF或者在错误标识符/缓冲部480中缓冲的1块的PI错误行编号ELN，将ECC块以列单位进行消失纠正处理(以下称作PO消失订正处理)(S305)。然后，PO消失纠正处理后的ECC块被改写入缓冲存储器5。
具体来说，PO消失纠正处理部475参照作为PI校正子运算的结果的ECC块所有行的错误标识符ERF或者1块的PI错误行编号ELN，将ECC块的1列的208字节的再生数据DIN中、对应于显示有错误的错误标识符ERF的行的位视为消失纠正位置。即，消失纠正位置处于在不进行错误位置多项式的导出和错误位置的计算而预先可以知道的状态。因此，PO消失纠正处理部475根据ECC块所有行的错误标识符ERF或者1块的PI错误行编号ELN，可以仅进行错误值的计算和使用该错误值的错误纠正。例如，使用前面的例子进行说明，错误值E2仅计算式(1)的校正子S0就可以得到。另外，错误纠正可以由显示有错误的错误标识符ERF所对应的码元D2的值减去错误值E2来实施。
EDC解码器476通过根据读出来自缓冲存储器5的PO消失纠正处理后的ECC块，根据对各数据扇区赋予的EDC进行检错处理，来检证PO消失纠正处理的误纠正。另外，该检证结果，向缓冲存储器5写入。
缓冲转送部477从缓冲存储器5读出PO消失纠正处理后的ECC块，作为再生数据DOUT介由主机I/F电路49转送给主机7。
纠错序列控制部479通过根据在同步检测电路42中生成的同步信号SYNC识别ECC块或数据扇区的开头，来对各处理部(471、473、(474、480)、475、476、477)，进行有关本发明的纠错处理的序列控制。另外，如图4所示，所述的各处理部中的处理同步进行。
图4是纠错装置47的纠错处理的时序图。还有，(a)显示由缓冲转送部471向缓冲存储器5的写入处理的流程，(b)显示PI校正子运算部473中的错误标识符ERF的生成处理的流程，(c)显示一体化了PO消失纠正处理部475中的PO消失纠正处理及EDC解码器476的检错处理的解码处理的流程，(d)显示缓冲转送部477中的由缓冲存储器5向缓冲转送部477的解码处理后的读处理的流程。
首先，在从时刻T0到T1的1个时钟期间，并行处理由缓冲转送部471向缓冲存储器5的ECC块0的写入和PI校正子运算部473中的ECC块0的错误标识符ERF的生成。
在从时刻T1到T2的1个时钟期间，并行处理由缓冲转送部471向缓冲存储器5的ECC块1的写入和PI校正子运算部473中的ECC块1的错误标识符ERF的生成。另外，PO消失纠正处理部475及EDC解码器476中进行ECC块0的解码处理。
在从时刻T2到T3的1个时钟期间，并行处理由缓冲存储器471向缓冲存储器5的ECC块2的写入和PI校正子运算部473中的ECC块2的错误标识符ERF的生成。另外，PO消失纠正处理部475及EDC解码器476中进行ECC块1的解码处理。并且，还进行由缓冲存储器5向缓冲转送部477的ECC块0的读处理。
在时刻T3之后，也进行从时刻T2到T3的1个时钟期间相同的处理。
这样，纠错装置47中，在PO消失纠正处理部475中进行向缓冲存储器5的访问，但在PI校正子运算部473不进行向缓冲存储器5的访问。即，对比图19所示的现有的纠错装置10所作的在每个PI检纠处理和PO检纠处理(或者PO消失纠正处理)都进行向缓冲存储器5的访问，有关本发明的纠错装置47，减少了在纠错处理整个过程中的向缓冲存储器5的访问。因此，有关本发明的纠错处理，可以满足在光盘再生中对数据转送速度的要求，可以没有向缓冲存储器5的访问所带来的等待时间而很容易实现实时处理。
另外，在PI校正子运算部473中，与由缓冲转送部471向缓冲存储器5的ECC块的写入同时，还进行PI校正子运算处理。即、对比图19所示的逐次进行现有的缓冲转送部101中的向缓冲存储器5的ECC块的写入处理和现有的PI纠错处理部102中的PI检纠处理，本发明中并行进行缓冲转送部471中的向缓冲存储器5的ECC块的写入处理和PI校正子运算部473中的PI校正子运算处理的各处理，因此可以实现纠错处理整体的高速化。
还有，在PI校正子运算部473中仅实行PI校正子运算。即，对比图19所示的现有的PI纠错处理部102按照图21所示那样除校正子运算(S210)之外，错误位置多项式的导出(S211)、错误位置的计算(S212)、错误值的计算(S213)、错误的纠正(S214)的顺序的状况，有关本发明的PI校正子运算部473由于仅实行PI校正子运算，因此在可以减轻纠错处理整体的处理负荷的同时还可以实现高速化。另外，对比现有的PI纠错处理部102，有关本发明的PI校正子运算部473的电路规模减小。
更有，PO消失纠正处理部475中，参照由PI校正子运算部473生成的错误标识符ERF来实行PO消失纠正处理。即，伴随预先可知错误位置，实行与检纠处理相比有2倍纠正能力的消失纠正处理。因此，有关本发明的纠错处理，可以在确保适当质量的纠错能力的同时，满足对来自光盘1的再生数据DIN的高速数据转送速度的要求，可以容易地实现实时处理。
＝＝＝位图型的错误标识符/缓冲部＝＝＝关于位图型的错误标识符/缓冲部474的结构及动作，边适当参照图6、图7，边依照图5进行说明。
第1移位寄存器4741及第2移位寄存器4742，由PI校正子运算部473接收ECC块所有行的(208bits)错误标识符ERF(参照图7(a))、和与ECC块各行的错误标识符ERF同步的用于识别ECC块各行的PI行时序信号LT(参照图7(b))。
然后，第1移位寄存器4741及第2移位寄存器4742通过将PI行时序信号LT用作移位时钟信号，将ECC块所有行的错误标识符ERF进行缓冲。另外，ECC块所有行的错误标识符ERF被进行了缓冲时，第1移位寄存器4741及第2移位寄存器4742将各自储存的ECC块所有行的错误标识符ERF作为第1移位输出SA(参照图7(c))、第2移位输出SB(参照图7(d))发送给选择器4745。
图6是显示对第1移位寄存器4741及第2移位寄存器4742，ECC块所有行的错误标识符ERF被进行了缓冲的状态的图。还有，图6中，显示的是PI校正子运算的结果为ECC块的第100行和第198行发生了错误的例子。此时，PO消失纠正处理部475中实施关于ECC块的第100行和第198行的PO消失纠正。
然而，尽管在本实施方式中是设计了第1移位寄存器4741及第2移位寄存器4742这两组，但还可以不局限于两组而是设计三组以上。越增加移位寄存器的个数，向移位寄存器的错误标识符ERF的缓冲处理与PO消失纠正处理的乖离就越会产生偏离。
AND元件4743、4744是有关本发明的“开关控制部”的一个实施方式。AND元件4743、4744接收来自纠错序列控制部479的移位使能信号SEN和开关指令SW进行各自的AND运算。另外，AND元件4743的输出作为第1移位寄存器4741的使能信号来处理，AND元件4744的输出作为第2移位寄存器4742的使能信号来处理。
在此，移位使能信号SEN和开关指令SW为“H，L”的时候，AND元件4743、4744的各输出成为“H，L”，第1移位寄存器4741成为可移位动作的Enable状态而第2移位寄存器4742成为不可移位动作的Disable状态。另外，当移位使能信号SEN和开关指令SW为“H，H”的时候，AND元件4743、4744的各输出成为“H，L”，第1移位寄存器4741成为Disable状态而第2移位寄存器4742成为Enable状态。还有，当移位使能信号SEN为“L”时，不论开关指令SW为什么，第1及第2移位寄存器4741、4742都成为Disable状态。这样，由AND元件4743、4744来互补地切换第1及第2移位寄存器4741、4742的Enable状态。
选择器4745通过将从纠错序列控制部479接收的开关指令SW(参照图7(e))使用为选择器控制信号，来选择从第1移位寄存器4741接收的第1移位输出SA或者从第2移位寄存器4742接收的第2移位输出SB之一，向PO消失纠正处理部475输出(参照图7(f))。结果，PO消失纠正处理部475参照由选择器4745选择输出的第1移位输出SA或者第2移位输出SB执行PO消失纠正处理。
即，AND元件4743、4744逐次切换第1移位寄存器4741及第2移位寄存器4742分别为来自校正子运算部473的ECC块所有行的错误标识符ERF的缓冲用和消失纠正处理部475中的消失纠正处理用。该结果，ECC块所有行的错误标识符ERF的缓冲处理和PO消失纠正处理被进行流水线处理。
这样，位图型的错误标识符/缓冲部474通过将ECC块所有行的错误标识符ERF的缓冲处理和PO消失纠正处理进行流水线处理，可以实现有关本发明的纠错处理整体的高速化。
＝＝＝指针型的错误标识符/缓冲部＝＝＝关于指针型的错误标识符/缓冲部480的结构及动作，边适当参照图9，边依照图8进行说明。
错误标识符/缓冲部480由PI校正子运算部473接收ECC块各行的错误标识符ERF、显示作为与各错误标识符ERF对应的ECC块的行的指针的PI行编号LN、和ECC块所有行中被错误计数器4731计数了有错误的行数的错误计数值EC。
因此，错误标识符/缓冲部480在当由PI校正子运算部473接收了显示有1个错误标识符ERF时，将与该错误标识符ERF同步接收到的错误计数值EC作为写地址、与该错误标识符ERF同步接收到的PI行编号LN即仅显示有错误的PI错误行编号ELN(“错误行指针”)向第1RAM4801及第2RAM4802缓冲。
还有，错误标识符/缓冲部480在PO消失纠正处理部475的PO消失纠正处理的执行时序中，由PO消失纠正处理部475接收对第1RAM4801或者第2RAM4802的读指令PR和读地址RA。其结果，在第1RAM4801或者第2RAM4802中被缓冲的PI错误行编号ELN被读出并向PO消失纠正处理部475发送。这样，PO消失纠正处理部475边参照来自错误标识符/缓冲部480的PI错误行编号ELN，边执行PO消失纠正处理。
在此，第1RAM4801及第2RAM4802是有关本发明的“错误行指针存储用存储器”的一个实施方式，是进行PI错误行编号ELN的缓冲的存储器。另外，ECC块所有行中发生了超过“16”行的错误时，公知是不可进行消失纠正的。因此，第1RAM4801及第2RAM4802的存储容量只要有“16bits×PI错误行编号ELN的字节数(例如、8bits)就可以了。
然而，尽管在本实施方式中是设计了第1RAM4801及第2RAM4802这两组，但还可以不局限于两组而是设计三组以上。越增加RAM的个数，向RAM的PI错误行编号ELN的缓冲处理与PO消失纠正处理的乖离就越会产生偏离。
第1计数寄存器4803、第2计数寄存器4804分别储存显示被写入第1RAM4801、第2RAM4802的PI错误行编号ELN的个数的错误计数值EC。即，该错误计数值EC识别第1RAM4801、第2RAM4802的所有地址中到哪个写地址被写入了PI错误行编号ELN，同时还显示Empty区域的开头地址。因此，该计数值在达到可消失纠正的最大计数值“16”的时候，错误标识符/缓冲部480就禁止向第1RAM4801、第2RAM4802的PI错误行编号ELN的写入。
在此，图9是显示第1RAM4801、第2RAM4802中被写入了PI错误行编号ELN的状态和此时第1计数寄存器4803和第2计数寄存器4804的状态的图。另外，图9所示的例子是表示ECC块所有行中第1行、第100行、第198行的总计3行发生了错误的例子。此时，第1RAM4801、第2RAM4802在地址0～2的划分区域中写入有PI错误行编号ELN，在地址3～15为止的划分区域是Empty区域。此外，第1计数寄存器4803和第2计数寄存器4804中所储存的错误计数值EC是“3”，是显示Empty区域的开头地址。
开关控制部4805进行用于如下的控制，即根据从纠错序列控制部479接收到的开关指令SW，将第1RAM4801或第2RAM4802之一连接到PI校正子运算部473，而将另一个与PO消失纠正处理部475连接。即，开关控制部4805切换第1RAM4801、第2RAM4802分别为PI错误行编号ELN的缓冲用和PO消失纠正处理用。
结果，PI错误行编号ELN的缓冲处理和PO消失纠正处理被进行流水线处理，可以实现有关本发明的纠错处理整体的高速化。更有，指针型的错误标识符/缓冲部480与位图型的错误标识符/缓冲部474相比，减小了电路规模。
(第2实施方式纠错装置)关于有关本发明的第2实施方式的“纠错装置50”，边适当参照图11，边根据图10进行说明。另外，为了说明上的方便，省略与前述的有关本发明的第1实施方式的纠错装置47同样的、在PI校正子运算之前通常被实施的去交错处理及检错处理之后通常被实施的去扰处理的说明。
有关本发明的第2实施方式的纠错装置50与有关本发明的第1实施方式的纠错装置47相比，仅错误标识符/缓冲转送部(504、511)、和错误标识符/缓冲部505不同。
错误标识符/缓冲转送部504(“缓冲转送部”)是主要由多个移位寄存器(“位图寄存器”)构成的位图型的转送部，其将在PI校正子运算部503中顺次生成的错误标识符ERF进行缓冲。另外，错误标识符/缓冲转送部511是主要由多个RAM构成的指针型转送部，其将PI错误行编号ELN(“错误行指针”)进行缓冲，该PI错误行编号ELN表示在PI校正子运算部503中顺次生成的错误标识符ERF中显示有错误的错误标识符ERF所对应的ECC块的行。由此，当错误标识符ERF或者PI错误行编号ELN是缓冲存储器5的数据字节位数的预定的自然数倍时(S113)，错误标识符/缓冲转送部(504，511)向缓冲寄存器5进行缓冲转送。
错误标识符/缓冲部505(“缓冲部”)是对从缓冲寄存器5读出的ECC块所有行的错误标识符ERF或者1块的PI错误行编号ELN进行缓冲的器件(S115)。还有，错误标识符/缓冲部505，与有关本发明的第1实施方式的错误标示符/缓冲部474、480同样，作为位图型或指针型被构成。
还有，通过错误标识符/缓冲转送部(504、511)，将ECC块所有行的错误标识符ERF或者1块的PI错误行编号ELN暂时写入缓冲存储器5。为此，如图12所示，缓冲转送部501及PI校正子运算部503中的各处理、与PO消失纠正处理部506、EDC解码器507及缓冲转送部508中的各处理为非同步的关系。
图12是纠错装置50的纠错处理的时序图。另外，(a)、(b)、(c)、(d)的说明与图4相同。
首先，在从时刻T0到T1的1个时钟期间，并行处理由缓冲转送部501向缓冲存储器5的ECC块0的写入和PI校正子运算部503中的ECC块0的错误标识符ERF的生成。
在从时刻T1到T3的1个时钟期间，并行处理由缓冲转送部501向缓冲存储器5的ECC块1的写入和PI校正子运算部503中的ECC块1的错误标识符ERF的生成。
另外，到从时刻T1到T3为止的1个时钟期间的时刻T2，错误标识符/缓冲部505完成了ECC块0所有行的错误标识符0或者ECC块0的PI错误行编号ELN的缓冲。
由此，在时刻T2并不等待时刻T3中的由缓冲转送部501向缓冲寄存器5的ECC块2的写入和PI校正子运算部503中的错误标识符ERF生成，PO消失纠正处理部475及EDC解码器476中ECC块0的解码处理被非同步地处理。因此，在ECC块0的解码处理结束的时刻T4，PO消失纠正处理部475及EDC解码器476中进行对下面的ECC块1的解码处理，并且从缓冲寄存器5向缓冲转送部508的ECC块0的读出也被进行。
图13是显示各处理部(501、503、(504，511)、505、506、507、508)的向缓冲寄存器5的访问状况的图。还有，(a)显示由缓冲转送部501向缓冲存储器5的ECC块的写入访问，(b)显示错误标识符/缓冲转送部(504，511)向缓冲寄存器5的错误标识符ERF(或者PI错误行编号ELN)的写入访问，(c)显示PO消失纠正处理部506及EDC解码器507中的解码处理所伴随的向缓冲寄存器5的ECC块的读/写访问，(d)显示由缓冲转送部508向缓冲存储器5的ECC块的读访问、(e)显示纠错处理整体的向缓冲寄存器5的整个访问。
错误标识符/缓冲转送部(504，511)如图13(b)、(e)所示，在由缓冲转送部501向缓冲寄存器5和ECC块写入的间隔中，或者后边讲述的PO消失纠正处理部506进行PO消失纠正处理时，从缓冲寄存器5读出ECC块的各列的间隔中，被缓冲的错误标识符ERF向缓冲寄存器5转送。其结果，各处理部(501、(504，511)、506、507、508)之间，向缓冲寄存器5的各访问并不发生冲突而可以高效地进行。
＝＝＝位图型＝＝＝关于位图型的错误标识符/缓冲部504的结构及动作，依照图14进行说明。
移位寄存器5041由PI校正子运算部503接收ECC块所有行的(208bits)错误标识符ERF。
地址生成电路5402根据由PI行计数器5101计数生成的PI行编号LN，生成在缓冲寄存器5中储存的错误标识符ERF的地址信息，转送给存储器访问控制电路45。其结果，由移位寄存器5401输出的错误标识符ERF介由存储器访问控制电路45及存储器I/F电路46，根据在地址生成电路5402中生成的地址信息，缓冲转送给缓冲寄存器5。
另外，错误标识符/缓冲部505也一样，可以设置为位图型。还有，这种情况下的结构，由于与图5所示的有关本发明的第1实施方式的错误标识符/缓冲部474的结构一样，从而省略说明。
＝＝＝指针型＝＝＝关于指针型的错误标识符/缓冲转送部511的结构及动作，依照图11进行说明。
错误标识符/缓冲转送部511由PI校正子运算部503接收ECC块各行的错误标识符ERF，由纠错序列控制部510的PI行计数器5101接收PI行编号LN，该PI行编号LN作为显示与各错误标识符ERF对应的ECC块的行的指针。另外，接收到的错误标识符ERF及PI行编号LN被转送给存储器访问控制电路45。
错误计数器5111对由PI校正子运算部503接收到的错误标识符ERF的有错误的次数(以下，称为错误计数值EC)进行计数并转送给存储器访问控制电路45。
地址生成电路5402根据由PI行计数器5101接收到的PI行编号LN，生成在缓冲存储器5中储存的PI错误行编号ELN的地址信息，转送给存储器访问控制电路45。
这样，存储器访问控制电路45从错误标识符/缓冲转送部511接收错误标识符ERF、PI行编号LN、错误计数值EC、地址信息。然后，存储器访问控制电路45在接收到的错误标识符ERF显示有错误的时候，将与该错误标识符ERF同步接收到的PI行编号LN(PI错误行编号ELN(“错误行指针”)及地址信息转送给存储器I/F电路45。其结果，从存储器访问控制电路45转送来的PI错误行编号ELN介由存储器I/F电路46，依照在地址生成电路5402中生成的地址信息，被写入缓冲存储器5。
另外，在存储器访问控制电路45在将1个块的错误标识符ERF所对应的所有的PI错误行编号ELN写入缓冲存储器5之后，在错误计数器511中被计数的错误计数值EC，与前边讲述的第1实施方式中的错误计数器4731的错误计数值EC一样，可以用于错误标识符/缓冲部505的控制。
另外，错误标识符/缓冲部505也一样，可以实施为指针型。还有，这种情况下的结构，由于与图8所示的有关本发明的第1实施方式的错误标识符/缓冲部480的结构一样，从而省略说明。
以上，对本发明的实施方式进行了说明，但前边所述的实施方式仅是为了用于使本发明的理解更为容易，而不是用于限定解释本发明的内容。本发明只要不脱离其宗旨，经更改/改良所得到的以及其等价物都属于本发明。
权利要求
1.一种纠错装置，接收分组码进行纠错处理，其中分组码是对二维排列的数据赋予行方向的第1纠错码及列方向的第2纠错码而构成的，具有缓冲存储器，其储存所述接收到的分组码；校正子运算部，其以所述接收到的分组码的行单位，进行基于所述第1纠错码的校正子运算，生成所述分组码的各行的错误的有无的判断结果；缓冲部，其将所述判断结果进行缓冲；和纠正处理部，其根据从所述缓冲存储器读出的被赋予给所述分组码的各列的所述第2纠错码和在所述缓冲部中被缓冲的所述判断结果，进行纠正处理。
2.根据权利要求1所述的纠错装置，其特征在于，所述判断结果，是将所述分组码的各行的错误的有无以标识符表现的错误标识符，所述缓冲部具有多个位图寄存器，其将所述分组码的所有行的所述错误标识符进行缓冲；和开关控制部，其进行如下的控制，该控制用于将所述多个位图寄存器分别切换为与所述校正子运算部连接或者与所述纠正处理部连接。
3.根据权利要求1所述的纠错装置，其特征在于，所述判断结果是显示所述分组码的各行中有错误的行的错误行指针，所述缓冲部具有多个错误行指针储存用存储器，所述校正子运算部及所述纠正处理部可以进行访问，其对所述错误行指针进行缓冲；和开关控制部，其进行如下的控制，该控制用于将所述多个错误行指针储存用存储器分别切换为与所述校正子运算部连接或者与所述纠正处理部连接。
4.根据权利要求3所述的纠错装置，其特征在于，所述缓冲部设置有错误计数器，其对被缓冲在所述错误行指针储存用存储器中的所述错误行指针的个数进行计数。
5.一种纠错装置，接收分组码进行纠错处理，其中分组码是对二维排列的数据赋予行方向的第1纠错码及列方向的第2纠错码构成的，具有缓冲存储器，其储存所述接收到的分组码；校正子运算部，其以所述接收到的分组码的行单位，进行基于所述第1纠错码的校正子运算，生成所述分组码的各行的错误的有无的判断结果；缓冲转送部，其将所述判断结果进行缓冲，并且转送给所述缓冲存储器；缓冲部，其将从所述缓冲存储器读出的所述判断结果进行缓冲；和纠正处理部，其根据从所述缓冲存储器读出的被赋予给所述分组码的各列的所述第2纠错码和在所述缓冲部中被缓冲的所述判断结果，进行纠正处理。
6.根据权利要求5所述的纠错装置，其特征在于，所述判断结果，是将所述分组码的各行的错误的有无以标识符表现的错误标识符，所述缓冲转送部具有多个位图寄存器，其将所述分组码的所述错误标识符进行储存；和地址生成电路，其生成用于将所述错误标识符写入所述缓冲存储器的地址。
7.根据权利要求5所述的纠错装置，其特征在于，所述判断结果是显示所述分组码的各行中有错误的行的错误行指针，所述缓冲转送部具有地址生成电路，其生成用于将所述错误行指针写入所述缓冲存储器的地址。
8.根据权利要求7所述的纠错装置，其特征在于，所述缓冲转送部设置有错误计数器，其对所述错误行指针的个数进行计数。
全文摘要
在进行赋予第1及第2纠错码而构成的分组码的纠错的纠错装置中，具有校正子运算部，其将接收到缓冲存储器的分组码进行储存并行，以行单位，进行基于第1纠错码的校正子运算，生成各行的错误的有无的判断结果；缓冲部，其将该判断结果进行缓冲；和纠正处理部，其根据从缓冲存储器读出的分组码的各列的第2纠错码和被缓冲的该判断结果，进行纠正处理。或者将所述缓冲部置换为将在校正子运算部中生成的判断结果转送给缓冲存储器的缓冲转送部和从缓冲存储器读出该判断结果进行缓冲的缓冲部。从而本发明可以高效进行至少组合了两组的纠错码而构成的分组码的纠错处理，并能抑制电路规模增大。
文档编号G11B20/18GK1855282SQ20061007439
公开日2006年11月1日 申请日期2006年4月14日 优先权日2005年4月26日
发明者富泽真一郎 申请人:三洋电机株式会社