专利名称：用于半导体存储器设备的激活周期控制电路及方法
技术领域：
本发明涉及半导体存储器设备，尤其涉及用于半导体存储器设备的激活周期(active cycle)控制电路及方法。
背景技术：
如图1所示，根据相关技术的半导体存储器设备之激活周期控制电路包括根据就绪信号ready输出预充电信号pcg的预充电信号输出单元10，根据地址转换信号atdsum和就绪重置信号ready_reset输出就绪信号ready和延迟就绪信号ready_d之就绪信号输出单元20，根据刷新请求信号srefreq和激励字线以进行刷新的刷新激活信号rowact_ref输出刷新等待信号ref_standby之刷新等待信号输出单元30，以及输出刷新激活信号rowact_ref、就绪重置信号ready_reset以及行激活信号rowact之激活控制单元(active control unit)40，所述行激活信号rowact激励字线以便根据预充电信号pcg、延迟就绪信号ready_d以及刷新等待信号ref_standby来执行外部指令(读取或写入)。
以下将参考图1和图2说明根据相关技术具备上述结构的该激活周期控制电路之操作。
首先，将说明用于执行外部指令，例如“读取”指令的字线激活操作。
当根据读取指令改变地址时，地址转换信号atdsum被使能为逻辑高电平。
因此，就绪信号输出单元20将就绪信号ready使能为逻辑高电平，然后在经过预定的延迟时间之后将延迟就绪信号ready_d使能为逻辑高电平。
当就绪信号ready被使能为逻辑高电平时，预充电信号输出单元10将预充电信号pcg使能为逻辑高电平。
若当预充电信号pcg被使能为逻辑高电平时，刷新等待信号ref_standby被禁止成逻辑低电平，则激活控制单元40将行激活信号rowact使能为逻辑高电平。
根据行激活信号rowact激励对应于所改变地址的字线，然后执行读取操作。字线可一直激励到地址再次改变。
若延迟就绪信号ready_d被使能为逻辑高电平，则激活控制单元40将就绪重置信号ready_reset使能为逻辑高电平。
当就绪重置信号ready_reset被使能为逻辑高电平时，就绪信号输出单元20将就绪信号ready重置为逻辑低电平，并准备下一个读取周期。
接下来，将说明用于执行刷新操作的字线激活操作。
在每个规定的刷新周期产生刷新请求信号srefreq。
若刷新请求信号srefreq被使能，则刷新等待信号输出单元30将刷新等待信号ref_standby使能为逻辑高电平。
在刷新等待信号ref_standby被使能为逻辑高电平的状态下，若预充电信号pcg已使能、然后预充电操作已执行，则激活控制单元40需要将刷新激活信号rowact_ref使能为逻辑高电平，以便激励对应的字线并执行刷新操作。
不过，如图2所示，即使根据刷新请求信号srefreq将刷新等待信号ref_standby使能为高电平，当读取周期继续时，并不可执行刷新操作。然后，当在读取周期时间tRC之后输入新地址时，刷新激活信号rowact_ref被使能为逻辑高电平，以便执行刷新操作，然后执行读取操作。
如上述，若公知半导体存储器设备的读取周期时间tRC变得比刷新周期tREF长，则可在读取周期时间tRC的周期期间执行刷新操作。
为了保留存储在半导体存储器设备单元内的数据值，需要根据规定的刷新周期tREF重复执行刷新操作。
不过，当并非在每个刷新周期tREF执行刷新操作时，存储在单元内的数据可能会丢失。因此，在相关技术中，为了避免数据丢失，使用限制读取周期时间tRC最大值的方法。
如此，在根据相关技术的半导体存储器设备内，读取周期时间tRC的最大值受到限制，以便周期性地执行刷新操作。不过，有许多在使用上述方法的系统中需要读取周期时间大于所述最大值、因此无法使用上述方法的情况。
发明内容
本发明的实施例提供了一种用于半导体存储器设备的激活周期控制电路及方法，其可周期性地执行刷新操作，而不限制半导体存储器设备的读取周期时间。
根据本发明的一个实施例，用于半导体存储器设备的激活周期控制电路可包括刷新激活控制信号产生单元，其可在与刷新请求信号相同的周期期间、以比该刷新请求信号早的时序产生刷新激活控制信号；刷新等待信号输出单元，其可根据刷新激活信号与该刷新请求信号输出刷新等待信号；以及激活控制单元，其可根据读取指令输出用于执行读取周期的行激活信号，并且根据该读取周期内的该刷新激活控制信号与该刷新等待信号输出该刷新激活信号。
根据本发明的另一个实施例，用于半导体存储器设备的激活周期控制电路可包括预充电信号输出单元，其可根据就绪信号输出预充电信号；就绪信号输出单元，其可根据地址转换信号、刷新激活控制信号以及刷新等待信号的组合输出用于执行读取周期或用于在与该读取周期无关的规定周期执行刷新操作之该就绪信号与延迟就绪信号；刷新等待信号输出单元，其可根据刷新激活信号与刷新请求信号输出该刷新等待信号；刷新时序控制单元，其可在预定周期期间产生该刷新请求信号，并且可输出具有比该刷新请求信号早一预定时间的使能时序之该刷新激活控制信号；以及激活控制单元，其可根据该预充电信号与该刷新等待信号输出该刷新激活信号，并且可根据该预充电信号与该延迟就绪信号输出行激活信号。
根据本发明的又一个实施例，用于半导体存储器设备的激活周期控制方法可包括当刷新请求信号在读取周期期间被使能时，根据该读取周期对已激励的字线进行预充电，并且激励对应于该刷新请求信号的字线，以便执行刷新操作；以及在执行该刷新操作之后，对对应于该刷新操作的该字线进行预充电，并根据该读取周期激励该字线。
根据本发明的又一个实施例，用于半导体存储器设备的激活周期控制方法可包括在预定周期期间产生刷新请求信号；使用产生该刷新请求信号的时序来产生刷新激活控制信号；当在读取周期期间该刷新请求信号被使能时，使用该刷新激活控制信号对当前已激励的字线进行预充电，并且激励对应于该刷新请求信号的字线，以便执行刷新操作；以及在执行该刷新操作之后，对对应于该刷新操作的该字线进行预充电，并根据该读取周期激励该字线。
图1为说明根据相关技术用于半导体存储器设备的激活周期控制电路之方块图；图2为示出根据相关技术用于半导体存储器设备的激活周期控制电路各个单元的输出波形的示图；图3为说明根据本发明一示例性实施例用于半导体存储器设备的激活周期控制电路之方块图；图4为说明图3的示例性预充电信号输出单元之电路图；图5为说明图3的示例性就绪信号输出单元之电路图；图6为说明图3的示例性刷新等待信号输出单元之电路图；图7为说明图3的示例性刷新时序控制单元之电路图；图8为说明图3的示例性激活控制单元之电路图；图9为示出图3的刷新时序控制单元各个单元的示例性输出波形的示图；以及图10为示出根据本发明实施例用于半导体存储器设备的激活周期控制电路各个单元的示例性输出波形的示图。
具体实施例方式
以下将参照附图详细说明用于半导体存储器设备的激活周期控制电路及方法之示例性实施例。
如图3所示，用于半导体存储器设备的激活周期控制电路可包括预充电信号输出单元100，其根据就绪信号ready输出预充电信号pcg；就绪信号输出单元200，其根据地址转换信号atdsum、刷新激活控制信号ref_force以及刷新等待信号ref_standby的组合输出用于执行读取周期或用于在与该读取周期无关的规定周期执行刷新操作的该就绪信号ready与延迟就绪信号ready_d；刷新等待信号输出单元300，其根据刷新激活信号rowact_ref与刷新；请求信号srefreq输出该刷新等待信号ref_standby；刷新时序控制单元400，其在预定周期期间产生该刷新请求信号srefreq，并且输出具有比该刷新请求信号srefreq早一预定时间的使能时序之该刷新激活控制信号ref_force；以及激活控制单元500，其根据该预充电信号pcg与该刷新等待信号ref_standby输出该刷新激活信号rowact_ref，并且根据该预充电信号pcg与该延迟就绪信号ready_d输出行激活信号rowact。
当就绪信号ready被使能时，预充电信号输出单元100以脉冲方式来使能预充电信号pcg。预充电信号输出单元100的示例性内部结构在图4中示出。预充电信号输出单元100可包括第一晶体管M11，其源极耦合至电源端子VPERI；第二晶体管M12，其漏极耦合至该第一晶体管M11的漏极、源极耦合至地且栅极接收该就绪信号ready；锁存器110，包括第一反相器IV11和第二反相器IV12，其锁存该第一晶体管M11与该第二晶体管M12之间的连接节点的电压电平，以便输出该预充电信号pcg；延迟单元120，其将该锁存器110的输出延迟一预定时间；以及第三反相器IV13，其接收该延迟单元120的输出并将其反相，并将该延迟单元120的反相输出提供至该第一晶体管M11之栅极。
以下将说明示例性预充电信号输出单元100的操作示例。
若就绪信号ready被使能为逻辑高电平，则锁存器110锁存高电平值，并输出位于逻辑高电平的预充电信号pcg。然后，通过延迟单元120将锁存器110的输出延迟一预定时间，并且第三反相器IV13输出逻辑低电平信号，使得锁存器110的输出改变成逻辑低电平。因此，预充电信号pcg的脉冲宽度由延迟单元120的延迟时间来决定。
当地址转换信号atdsum被使能，并且刷新激活控制信号ref_force和刷新等待信号ref_standby被使能时，就绪信号输出单元200使能就绪信号ready以及延迟就绪信号ready_d。当就绪重置信号ready_reset被使能时，就绪信号输出单元200禁止就绪信号ready以及延迟就绪信号ready_d。
就绪信号输出单元200的内部结构示例在图5中示出。就绪信号输出单元200可包括判断单元210，其根据该就绪重置信号ready_reset、该刷新激活控制信号ref_force以及该刷新等待信号ref_standby判断该就绪信号ready和该延迟就绪信号ready_d是否被使能；以及输出单元220，其根据该判断单元210的输出来输出该就绪信号ready和该延迟就绪信号ready_d。
该判断单元210包括第一反相器IV21，其接收该就绪重置信号ready_reset；第二反相器IV22，包括第一和第二晶体管M21和M22，其通过其输入端子接收该第一反相器IV21的输出；第三晶体管M23，其漏极耦合至该第二晶体管M22的源极、源极耦合至地以及栅极接收该地址转换信号atdsum；NAND门ND11，其接收该刷新激活控制信号ref_force和该刷新等待信号ref_standby；第三反相器IV23，其接收该NAND门ND11的输出；脉冲产生单元211，其接收该第三反相器IV23的输出并且输出刷新激活就绪信号ref_act；以及第四晶体管M24，其漏极耦合至该第三晶体管M23的漏极、源极耦合至地以及栅极接收该刷新激活就绪信号ref_act。脉冲产生单元211配置成当输入逻辑高电平信号时产生逻辑高脉冲。
输出单元220可包括锁存器221，其具有第四反相器IV24和第五反相器IV25并接收该第二反相器IV22的输出；第六反相器IV26，其接收该锁存器211的输出；第七反相器IV27，其将该第六反相器IV26的输出反相并输出该就绪信号ready；延迟单元222，其接收该第六反相器IV26的输出；以及第八反相器，其将该延迟单元222的输出反相，并输出该延迟就绪信号ready_d。
以下将说明示例性就绪信号输出单元200的操作示例。
当刷新激活控制信号ref_force和刷新等待信号ref_standby被使能为逻辑高电平时，脉冲产生单元211可以脉冲方式输出刷新激活就绪信号ref_act。因此，第四晶体管M24接通。此时，若就绪重置信号ready_reset位于逻辑低电平，则判断单元210的最终输出变成逻辑低电平。因此，输出单元220的锁存器221输出逻辑高电平信号，使得就绪信号ready被使能为高电平，然后延迟就绪信号ready_d在经过延迟单元222延迟之后被使能为高电平。
当刷新请求信号srefreq被使能时，刷新等待信号输出单元300可使能刷新等待信号ref_standby。当刷新激活信号rowact_ref被使能为逻辑高电平时，刷新等待信号输出单元300可将刷新等待信号ref_standby禁止成逻辑低电平。
如图6所示，刷新等待信号输出单元300可包括延迟单元310，其接收该刷新激活信号rowact_ref；第一反相器IV31，其接收该延迟单元310的输出；第一晶体管M31，其源极耦合至该电源端子VPERI以及栅极接收该第一反相器IV31的输出；第二晶体管M32，其漏极耦合至该第一晶体管M31的漏极、源极耦合至地以及栅极接收该刷新请求信号srefreq；锁存器320，其具有第二反相器IV32和第三反相器IV33，并且接收该第一晶体管M31和该第二晶体管M32之间的连接节点的电压电平；以及第四和第五反相器IV34和IV35，其接收并缓冲该锁存器320的输出，并输出该刷新等待信号ref_standby。
以下将说明示例性刷新等待信号输出单元300的示例性操作。
若刷新请求信号srefreq被使能为逻辑高电平，则高电平刷新请求信号srefreq可由锁存器320锁存，并因此刷新等待信号ref_standby可使能为逻辑高电平。另一方面，若刷新激活信号rowact_ref被使能，则逻辑低电平信号可在经过延迟单元310延迟之后通过锁存器320输出，使得刷新等待信号ref_standby可被禁止成逻辑低电平。
刷新时序控制单元400可在每个规定的刷新周期期间产生刷新请求信号srefreq，并且可在与刷新周期相同的周期期间、以比刷新请求信号srefreq早的时序产生刷新激活控制信号ref_force。
刷新时序控制单元400的内部结构示例在图7中示出。刷新时序控制单元400可包括时序信号产生单元410，其产生具有不同周期的、用于产生该刷新周期的一个或多个时序信号；刷新请求信号产生单元420，其在每一规定的刷新周期(例如8μs)使用该时序信号来产生该刷新请求信号srefreq；以及刷新激活控制信号产生单元430，其可在与该刷新周期相同的周期期间内以比该刷新请求信号srefreq早的时序使用该时序信号产生该刷新激活控制信号ref_force。
时序信号产生单元410可包括振荡器411，其产生基本时序信号(例如1μs)；第一分频器412，其对该振荡器411的输出进行分频，以便输出处于例如2μs周期的第一时序信号；第二分频器413，其对该第一分频器412的输出进行分频，以便输出处于例如4μs周期的第二时序信号；以及第三分频器414，其对该第二分频器413的输出进行分频，以便输出处于例如8μs周期的第三时序信号。
刷新请求信号产生单元420可包括延迟单元421，其接收该第三分频器414的输出；第一反相器IV41，其接收该延迟单元421的输出；以及NOR门NR41，其接收该第三分频器421的输出以及该第一反相器IV41的输出，并输出该刷新请求信号srefreq。
刷新激活控制信号产生单元430可包括第一NAND门ND41，其接收该振荡器411的输出以及该第一分频器412的输出；第二NAND门ND42，其接收第二分频器413的输出以及该第三分频器414的输出；第二反相器IV42，其接收该第一NAND门ND41的输出；第三反相器IV43，其接收该第二NAND门ND42的输出；第三NAND门ND43，其接收该第二反相器IV42以及该第三反相器IV43的输出；以及第四反相器IV44，其接收该第三NAND门ND43的输出并且输出该刷新激活控制信号ref_force。
若预充电信号pcg和延迟就绪信号ready_d被使能，则激活控制单元500可使能行激活信号rowact和就绪重置信号ready_reset。若预充电信号pcg和刷新等待信号ref_standby被使能，则刷新激活信号rowact_ref可被使能。激活控制单元500的内部结构示例在图8中输出。激活控制单元500可包括第一激活信号产生单元510，其可根据该预充电信号pcg和该延迟就绪信号ready_d产生该行激活信号rowact和该就绪重置信号ready_reset；以及第二激活信号产生单元520，其可根据该预充电信号pcg与该刷新等待信号ref_standby产生该刷新激活信号rowact_ref。
第一激活信号产生单元510可包括第一反相器IV51，其接收该预充电信号pcg；第一晶体管M51，其源极耦合至该电源端子VPERI以及栅极接收该第一反相器IV51的输出；第二与第三晶体管M52和M53，其漏极共同耦合至该第一晶体管M51的漏极、源极耦合至地以及栅极分别接收该刷新激活信号rowact_ref和该行激活信号rowact；第一锁存器511，包括第二反相器IV52和第三反相器IV53，其接收该第一晶体管M51的漏极之电压电平；第四反相器IV54，其接收该第一锁存器511的输出；第一NAND门ND51，其接收该第四反相器IV54的输出和该延迟就绪信号ready_d；第五反相器IV55，其接收该第一NAND门ND51的输出；第二锁存器512，包括第六反相器IV56和第七反相器IV57，其接收该第五反相器IV55的输出；第八反相器IV58，其接收该第二锁存器512的输出并且输出正常激活信号normal_act；第一延迟单元513，其接收该正常激活信号normal_act；第一脉冲产生单元514，其接收该第一延迟单元513的输出并且输出该行激活信号rowact；以及第二脉冲产生单元515，其接收该正常激活信号normal_act并且输出该就绪重置信号ready_reset。
第二激活信号产生单元520可包括第二NAND门ND52，其接收该第四反相器IV54的输出和该刷新等待信号ref_standby；第九反相器IV59，其接收该第二NAND门ND52的输出；第二延迟单元521，其接收该第九反相器IV59的输出；第三锁存器522，包括第十反相器IV60和第十一反相器IV61，其接收该第二延迟单元521的输出；第十二反相器IV62，其接收该第三锁存器522的输出；以及第三脉冲产生单元523，其接收该第十二反相器IV62的输出并且输出该刷新激活信号rowact_ref。当输入高电平信号时，第一至第三脉冲产生单元514、515和523可产生高电平脉冲。
以下将说明示例性激活控制单元500的操作示例。
若预充电信号pcg被使能，则第一激活信号产生单元510的第一锁存器511输出逻辑低电平信号。在延迟就绪信号ready_d位于逻辑高电平的时段内，因为第二锁存器512输出逻辑低电平信号并且逻辑高电平的正常激活信号normal_act通过第八反相器IV58输出，所以就绪重置信号ready_reset通过第二脉冲产生单元515使能为逻辑高电平，并且行激活信号rowact在第一延迟单元513的延迟时间之后通过第一脉冲诞生单元514使能为逻辑高电平。进一步，当第一激活信号产生单元510的第四反相器IV54之输出位于逻辑高电平，并且刷新等待信号ref_standby位于逻辑高电平时，逻辑高电平信号在经过第二激活信号产生单元520的第二延迟单元521延迟之后，通过第三锁存器522和第十二反相器IV62来输出，并且刷新激活信号rowact_ref通过第三脉冲产生单元523使能为逻辑高电平。另一方面，当行激活信号rowact或刷新激活信号rowact_ref被使能为逻辑高电平时，因为第一激活信号产生单元510的第二晶体管M2或第三晶体管M53接通，第一锁存器511的输出变成逻辑高电平信号，使得正常激活信号normal_act被禁止成逻辑低电平。
以下将参考图3至图10说明具备上述结构的半导体存储器设备之示例性激活控制操作。
用于执行外部指令、例如读取指令的字线激活操作可和相关技术相同，因此其说明可以省略。此后，将说明根据读取周期时间内产生的刷新请求信号srefreq的字线激活操作示例。
图7的刷新时序控制单元400可在每个规定的刷新周期期间产生刷新请求信号srefreq，并且可在与刷新周期相同的周期期间、以比刷新请求信号srefreq早的时序产生刷新激活控制信号ref_force。
也就是，如图9所示，以刷新时序控制单元400的第一至第三分频器412至414之所有输出信号都变成逻辑高电平的时序，可产生刷新激活控制信号ref_force。进一步，以第一至第三分频器412至414的所有输出信号都变成逻辑低电平的时序，可产生刷新请求信号srefreq。
图6的刷新等待信号输出单元300可根据刷新请求信号srefreq将刷新等待信号ref_standby使能为逻辑高电平，并可维持刷新等待信号ref_standby的使能状态，直到刷新激活信号rowact_ref被使能。
若刷新激活控制信号ref_force和刷新等待信号ref_standby被使能为高电平，则图5中所示的就绪信号输出单元200可将刷新激活就绪信号ref_act使能为逻辑高电平。因此，就绪信号ready被使能为逻辑高电平，然后在预定的延迟时间之后延迟就绪信号ready_d被使能为逻辑高电平。在此时，就绪重置信号ready_reset可被禁止成逻辑低电平。
若就绪信号ready被使能为逻辑高电平，则图4的预充电信号输出单元100可将预充电信号pcg使能为逻辑高电平，以便根据读取周期对字线进行预充电。
在刷新等待信号ref_standby被使能为高电平的状态下，当预充电信号pcg被使能为高电平平时，激活控制单元500可将刷新激活信号rowact_ref使能为逻辑高电平，以便激励字线来执行刷新操作。
当刷新激活信号rowact_ref被使能为高电平时，图6的刷新等待信号输出单元300可将刷新等待信号ref_standby禁止成逻辑低电平。若刷新请求信号srefrreq被使能为高电平，则刷新待信号输出单元300可再次将刷新等待信号ref_standby使能为逻辑高电平。
在刷新激活信号rowact_ref被使能之后，图4的预充电信号输出单元100可使用就绪信号ready将预充电信号pcg使能为逻辑高电平，以便对为刷新操作而被激励的字线进行预充电。
此后，图8的激活控制单元500可将正常激活信号normal_act和就绪重置信号ready_reset使能为逻辑高电平，并且在预定的延迟时间之后可将行激活信号rowact使能为逻辑高电平，以便激励对应于原始读取周期的字线。
本领域的技术人员应明白，在不脱离本发明范畴与精神的前提下，可进行各种修改以及改变。因此应理解，上述实施例仅供说明，并不设限。因为本发明的范围由权利要求而非前述说明来限定，因此落入权利要求范围和边界或者这些范围和边界的等同者的任何改变和修改都隶属于权利要求。
用于半导体存储器设备的激活周期控制电路可在读取周期内周期性地执行刷新操作，并因此具有下列效果。
首先，因为不需要限制读取周期时间，所以可改善半导体存储器设备的兼容性。
第二，因为可执行稳定的刷新操作，所以可改善半导体存储器设备的可靠性。
主要组件符号说明10 预充电信号输出单元20 就绪信号输出单元30 刷新等待信号输出单元40 激活控制单元100 预充电信号输出单元110 锁存器120 延迟单元200 就绪信号输出单元210 判断单元211 脉冲产生单元220 输出单元221 锁存器222 延迟单元300 刷新等待信号输出单元310 延迟单元320 锁存器400 刷新时序控制单元410 时序信号产生单元411 振荡器412 第一分频器413 第二分频器414 第三分频器420 刷新请求信号产生单元421 延迟单元430 刷新激活控制信号产生单元
500 激活控制单元510 第一激活信号产生单元511 第一锁存器512 第二锁存器513 第一延迟单元514 第一脉冲产生单元515 第二脉冲产生单元520 第二激活信号产生单元521 第二延迟单元522 第三锁存器523 第三脉冲产生单元。
权利要求
1.一种用于半导体存储器设备的激活周期控制电路，包括预充电信号输出单元，其配置成根据就绪信号输出预充电信号；就绪信号输出单元，其配置成根据地址转换信号、刷新激活控制信号以及刷新等待信号的组合来输出该就绪信号与延迟就绪信号；刷新等待信号输出单元，其配置成根据刷新激活信号与刷新请求信号来输出该刷新等待信号；刷新时序控制单元，其配置成在预定周期产生该刷新请求信号，并输出具有比该刷新请求信号早的使能时序的该刷新激活控制信号；以及激活控制单元，其配置成根据该预充电信号与该刷新等待信号来输出该刷新激活信号，并且根据该预充电信号与该延迟就绪信号来输出行激活信号。
2.如权利要求1所述的激活周期控制电路，其中，当该就绪信号被使能时，该预充电信号输出单元以脉冲方式使能该预充电信号。
3.如权利要求1所述的激活周期控制电路，其中该预充电信号输出单元包括第一晶体管，其具有漏极、栅极、耦合至电源端子的源极，第二晶体管，其漏极在连接节点耦合至该第一晶体管的漏极、源极耦合至地并且该就绪信号输入至其栅极，锁存器，其配置成锁存该第一晶体管与该第二晶体管之间的连接节点的电压电平，并输出该预充电信号，延迟单元，其配置成将该锁存器的预充电信号输出延迟一预定时间来提供输出，以及反相器，其配置成接收该延迟单元的输出并将其反相来产生反相输出，其中该第一晶体管的栅极配置成接收该延迟单元的反相输出。
4.如权利要求1所述的激活周期控制电路，其中，当地址改变，并且该刷新激活控制信号和该刷新等待信号被使能时，该就绪信号输出单元使能该就绪信号以及该延迟就绪信号。
5.如权利要求1所述的激活周期控制电路，其中该就绪信号输出单元包括判断单元，其配置成根据该地址转换信号、该刷新激活控制信号以及该刷新等待信号来判断该就绪信号与该延迟就绪信号是否被使能，并且据此产生输出，以及输出单元，其配置成根据该判断单元的该输出来输出该就绪信号和该延迟就绪信号。
6.如权利要求5所述的激活周期控制电路，其中该判断单元包括第一反相器，其配置成接收就绪重置信号并具有输出，第二反相器，其包括第一和第二晶体管，该第二晶体管具有源极，并且该第二反相器具有耦合至该第一反相器的该输出的输入端子，第三晶体管，其漏极耦合至该第二晶体管的源极、源极耦合至地并且该地址转换信号输入至其栅极，NAND门，其配置成接收该刷新激活控制信号以及该刷新等待信号，并且据此产生输出，第三反相器，其配置成接收该NAND门的输出来产生输出，脉冲产生单元，其配置成接收该第三反相器的输出并且输出刷新激活就绪信号，以及第四晶体管，其漏极耦合至该第三晶体管的漏极、源极耦合至地并且该刷新激活就绪信号输入至其栅极。
7.如权利要求6所述的激活周期控制电路，其中当该第三反相器的输出改变时，该脉冲产生单元产生逻辑高脉冲。
8.如权利要求5所述的激活周期控制电路，其中该输出单元包括锁存器，其具有第一和第二反相器，并且配置成接收该判断单元的输出来产生输出，第三反相器，其配置成接收该锁存器的输出来产生输出，第四反相器，其配置成将该第三反相器的输出反相并输出该就绪信号，延迟单元，其配置成接收该第三反相器的输出来产生输出，以及第五反相器，其配置成将该延迟单元的输出反相并输出该延迟就绪信号。
9.如权利要求1所述的激活周期控制电路，其中该刷新等待信号输出单元配置成当该刷新请求信号被使能时使能该刷新等待信号，并且当该刷新激活信号被使能时禁止该刷新等待信号。
10.如权利要求1所述的激活周期控制电路，其中该刷新时序控制单元配置成在每一规定的刷新周期产生该刷新请求信号，并且在与该刷新周期相同的周期以比该刷新请求信号早的时序产生该刷新激活控制信号。
11.如权利要求1所述的激活周期控制电路，其中该刷新时序控制单元包括时序信号产生单元，其配置成产生具有不同周期的、用于产生该刷新周期的一个或多个时序信号，刷新请求信号产生单元，其配置成以在每一规定的刷新周期使用该时序信号来产生该刷新请求信号，以及刷新激活控制信号产生单元，其配置成根据该时序信号在与该刷新周期相同的周期、以比该刷新请求信号早的时序产生该刷新激活控制信号。
12.如权利要求11所述的激活周期控制电路，其中该时序信号产生单元包括振荡器，其配置成产生基本时序信号，第一分频器，其配置成对该振荡器的该基本时序信号进行分频并输出第一时序信号，第二分频器，其配置成对该第一分频器的该第一时序信号进行分频并输出第二时序信号，以及第三分频器，其配置成对该第二分频器的该第二时序信号进行分频并输出第三时序信号。
13.如权利要求12所述的激活周期控制电路，其中该第一分频器、该第二分频器以及该第三分频器将相应的输入时序信号除以二。
14.如权利要求11所述的激活周期控制电路，其中该刷新请求信号产生单元包括延迟单元，其配置成接收该时序信号并产生输出，第一反相器，其配置成接收该延迟单元的输出并产生输出，以及NOR门，其配置成接收该时序信号和该第一反相器的输出，并输出该刷新请求信号。
15.如权利要求11所述的激活周期控制电路，其中该刷新激活控制信号产生单元包括第一和第二NAND门，其配置成分别接收具有不同周期的两个时序信号并产生相应的输出，第二反相器，其配置成接收该第一NAND门的输出并产生输出，第三反相器，其配置成接收该第二NAND门的输出并产生输出，第三NAND门，其配置成接收该第二反相器和第三反相器的输出并产生输出，以及第四反相器，其配置成接收该第三NAND门的输出并输出该刷新激活控制信号。
16.如权利要求1所述的激活周期控制电路，其中该激活控制单元配置成当该预充电信号与该延迟就绪信号被使能时使能该行激活信号，并且当该预充电信号与该刷新等待信号被使能时使能该刷新激活信号。
17.如权利要求1所述的激活周期控制电路，其中该激活控制单元包括第一激活信号产生单元，其配置成根据该预充电信号和该延迟就绪信号产生该行激活信号和就绪重置信号，以及第二激活信号产生单元，其配置成根据该预充电信号和该刷新等待信号产生该刷新激活信号。
18.一种用于半导体存储器设备的激活周期控制电路，该激活周期控制电路包括刷新激活控制信号产生单元，其配置成在与刷新请求信号相同的周期、以比该刷新请求信号早的时序产生刷新激活控制信号；刷新等待信号输出单元，其配置成根据刷新激活信号与该刷新请求信号来输出刷新等待信号；以及激活控制单元，其配置成根据读取指令来输出用于执行读取周期的行激活信号，并且根据该读取周期内的该刷新激活控制信号与该刷新等待信号来输出该刷新激活信号。
19.如权利要求18所述的激活周期控制电路，其中该刷新激活控制信号产生单元包括第一和第二NAND门，其配置成分别接收具有不同周期的两个时序信号并产生相应的输出，第二反相器，其配置成接收该第一NAND门的输出并产生输出，第三反相器，其配置成接收该第二NAND门的输出并产生输出，第三NAND门，其配置成接收该第二反相器和第三反相器的输出并产生输出，以及第四反相器，其配置成接收该第三NAND门的输出并输出该刷新激活控制信号。
20.如权利要求1或18所述的激活周期控制电路，其中该刷新等待信号输出单元包括延迟单元，其配置成接收该刷新激活信号并产生输出，第一反相器，其配置成接收该延迟单元的输出并产生输出，第一晶体管，其具有漏极、耦合至电源端子的源极以及栅极，该第一反相器的输出被输入至该栅极，第二晶体管，其漏极在连接节点耦合至该第一晶体管的漏极、源极耦合至地并且该刷新请求信号输入至其栅极，锁存器，其具有第二反相器和第三反相器，并配置成接收该第一晶体管和该第二晶体管之间的连接节点的电压电平并产生输出，以及缓冲器，其配置成接收并缓冲该锁存器的输出并输出该刷新等待信号。
21.如权利要求18所述的激活周期控制电路，其中该激活控制单元包括就绪信号输出单元，其配置成根据地址转换信号、该刷新激活控制信号以及该刷新等待信号的组合来输出就绪信号与延迟就绪信号，以及激活控制单元，其配置成根据预充电信号与该延迟就绪信号来输出该行激活信号，并且根据该预充电信号与该刷新等待信号来输出该刷新激活信号。
22.如权利要求21所述的激活周期控制电路，其中该就绪信号输出单元包括判断单元，其配置成根据该地址转换信号、该刷新激活控制信号以及该刷新等待信号来确定该就绪信号与该延迟就绪信号是否被使能，以及输出单元，其配置成根据该判断单元的输出来输出该就绪信号和该延迟就绪信号。
23.如权利要求22所述的激活周期控制电路，其中该判断单元包括第一反相器，其配置成接收就绪重置信号并产生输出，第二反相器，其具有第一和第二晶体管，该第二晶体管具有源极，并且该第二反相器配置成通过其输入端子接收该第一反相器的输出并产生输出，第三晶体管，其漏极耦合至该第二晶体管的源极、源极耦合至地并且该地址转换信号输入至其栅极，NAND门，其配置成接收该刷新激活控制信号以及该刷新等待信号并产生输出，第三反相器，其配置成接收该NAND门的输出并产生输出，脉冲产生单元，其配置成接收该第三反相器的输出并且输出刷新激活就绪信号，以及第四晶体管，其漏极耦合至该第三晶体管的漏极、源极耦合至地并且该刷新激活就绪信号输入至其栅极。
24.如权利要求22所述的激活周期控制电路，其中该输出单元包括锁存器，其具有第一和第二反相器，并配置成接收该判断单元的输出，第三反相器，其配置成接收该锁存器的输出并产生输出，第四反相器，其配置成将该第三反相器的输出反相并输出该就绪信号，延迟单元，其配置成接收该第三反相器的输出并产生输出，以及第五反相器，其配置成将该延迟单元的输出反相并输出该延迟就绪信号。
25.如权利要求21所述的激活周期控制电路，其中该激活控制单元包括第一激活信号产生单元，其配置成根据该预充电信号和该延迟就绪信号产生该行激活信号和就绪重置信号，以及第二激活信号产生单元，其配置成根据该预充电信号和该刷新等待信号产生该刷新激活信号。
26.如权利要求17或25所述的激活周期控制电路，其中该第一激活信号产生单元包括第一反相器，其配置成接收该预充电信号并产生输出，第一晶体管，其具有漏极、耦合至电源端子的漏极以及栅极，该第一反相器的输出被输入至该栅极，第二与第三晶体管，其漏极共同耦合至该第一晶体管的漏极、源极耦合至地并且该刷新激活信号和该行激活信号分别输入至其栅极；第一锁存器，其具有第二反相器和第三反相器，并配置成接收在该第一晶体管的漏极的电压电平并产生输出，第四反相器，其配置成接收该第一锁存器的输出并产生输出，第一NAND门，其配置成接收该第四反相器的输出以及该延迟就绪信号并产生输出，第五反相器，其配置成接收该第一NAND门的输出并产生输出，第二锁存器，其具有第六和第七反相器，并配置成接收该第五反相器的输出并产生输出，第八反相器，其配置成接收该第二锁存器的输出并输出正常激活信号，第一延迟单元，其配置成接收该正常激活信号并产生输出，第一脉冲产生单元，其配置成接收该第一延迟单元的输出并输出该行激活信号，以及第二脉冲产生单元，其配置成接收该正常激活信号并输出该就绪重置信号。
27.如权利要求17或25所述的激活周期控制电路，其中该第二激活信号产生单元包括NAND门，其配置成接收该预充电信号的锁存值以及该刷新等待信号并产生输出，第一反相器，其配置成接收该NAND门的输出并产生输出，延迟单元，其配置成接收该第一反相器的输出并产生输出，锁存器，其具有第二和第三反相器，并配置成接收该延迟单元的输出并产生输出，第四反相器，其配置成接收该锁存器的输出并产生输出，以及脉冲产生单元，其配置成接收该第四反相器的输出并输出该刷新激活信号。
28.一种用于半导体存储器设备的激活周期控制方法，包括当在读取或写入周期期间刷新请求信号被使能时，根据该读取周期对已激励的字线进行预充电，并且激励对应于该刷新请求信号的字线，以便执行刷新操作，以及在执行该刷新操作之后，对对应于该刷新操作的字线进行预充电，并根据该读取周期来激励字线。
29.如权利要求28所述的激活周期控制方法，其中根据该读取周期对该已激励的字线进行预充电以及激励对应于该刷新请求信号的字线以便执行该刷新操作包括使用以产生该刷新请求信号的时序而产生的刷新激活控制信号来对当前激励的字线进行预充电，并激励对应于该刷新请求信号的字线，以便执行该刷新操作。
30.一种用于半导体存储器设备的激活周期控制方法，其包括在预定周期产生刷新请求信号；根据产生该刷新请求信号的时序产生刷新激活控制信号；当在读取周期期间刷新请求信号被使能时，使用该刷新激活控制信号对当前激励的字线进行预充电，并且激励对应于该刷新请求信号的字线，以便执行刷新操作；以及在执行该刷新操作之后，对对应于该刷新操作的字线进行预充电，并根据该读取周期来激励字线。
31.如权利要求29或30所述的激活周期控制方法，进一步包括以比该刷新请求信号早的时序产生该刷新激活控制信号。
32.如权利要求29或30所述的激活周期控制方法，进一步包括在与该刷新请求信号相同的周期产生该刷新激活控制信号。
全文摘要
一种激活周期控制电路，包括刷新激活控制信号产生单元，其在与刷新请求信号相同的周期、以比刷新请求信号早的时序产生刷新激活控制信号；刷新等待信号输出单元，其根据刷新激活信号和刷新请求信号来输出刷新等待信号；以及激活控制单元，其根据读取指令来输出用于执行读取周期的行激活信号，并且根据读取周期内的刷新激活控制信号以及刷新等待信号来输出刷新激活信号。
文档编号G11C11/4093GK101017703SQ20071000560
公开日2007年8月15日 申请日期2007年2月8日 优先权日2006年2月10日
发明者李相权 申请人:海力士半导体有限公司