专利名称：半导体存储器装置的数据输出电路及其控制方法
技术领域：
本发明涉及一种半导体存储器装置，且具体而言，涉及一种半导体存储器装置的数据输出电路及方法。
背景技术：
根据现有技术的具有图1所示配置的半导体存储器装置具有第一至第三单元数据输出模式(此后称为X32模式、X16模式以及X8模式)，其中根据一次(one-time)读取命令输出的数据位的数量分别为32、16和8。
图1内所示的根据现有技术的半导体存储器装置包括存储器排组10、多条数据线GIO<0>至GIO<31>、数据输出单元20以及垫单元30。存储器排组10包括单元阵列11和包括多个数据总线感测放大器(此后简称为感测放大器)的感测放大器阵列12，多条数据线GIO<0>至GIO<31>对应于感测放大器阵列12的各个感测放大器，使得存储器排组10内对应于行地址和列地址的单元数据会输出至存储器排组10之外，数据输出单元20储存或驱动数据线GIO<0>至GIO<31>的数据，以便输出至半导体存储器装置之外，并且垫单元30具有三十二个将由数据输出单元20驱动的数据输出至半导体存储器装置之外的垫。
多条数据线GIO<0>至GIO<31>分别通过数据输出单元20对应于垫单元30的第零至第三十一垫。
进一步，当半导体存储器装置在X32模式中工作时会使用到全部三十二个垫、当半导体存储器装置在X16模式中工作时会使用到十六个垫并且当半导体存储器装置在X8模式中工作时会使用到八个垫。因此，这三十二个垫可分成只在X32模式内使用的垫、可在X32模式和X16模式内共用的垫以及在X32模式、X16模式和X8模式内共用的垫，这是在设计半导体存储器装置时事先确定的。
感测放大器阵列12的感测放大器设置成以感测放大器DBSA_X8、感测放大器DBSA_X32、感测放大器DBSA_X16和感测放大器DBSA_X32的顺序的重复图案，如图1所示。
感测放大器DBSA_X8在X32模式、X16模式以及X8模式内工作，感测放大器DBSA_X32只在X32模式内工作，并且感测放大器DBSA_X16在X32模式和X16模式内工作。
当半导体存储器装置在X32模式内工作时，感测放大器阵列12的所有感测放大器都工作，并且数据通过与感测放大器对应的数据线GIO<0>至GIO<31>来输出。
当半导体存储器装置在X16模式内工作时，感测放大器阵列12的所有感测放大器DBSA_X8和DBSA_X16都工作，并且数据通过与感测放大器对应的数据线GIO<0>、GIO<2>、...、GIO<28>、GIO<29>和GIO<30>来输出。
当半导体存储器装置在X8模式内工作时，感测放大器阵列12的所有感测放大器DBSA_X8都工作，并且数据通过与感测放大器对应的数据线GIO<0>、GIO<4>、...和GIO<28>来输出。
然而，检测和放大对应于行地址与列地址的单元中数据的感测放大器并未与对应于X32模式、X16模式和X8模式的感测放大器完全匹配。
例如，当半导体存储器装置在X8模式内工作时，八位数据中的第一位数据需要通过数据线GIO<0>输出。
然而，当检测与放大对应于行地址与列地址的单元中数据的感测放大器之一为耦合至存储器排组内数据总线Lio<1>和Liob<1>的感测放大器DBSA_X32时，则不能以正常状态输出数据。
为此，根据图1所示的现有技术，本地数据总线线路ldb_X16<1>、ldb_X16<3>和ldb_X8<1:3>耦合至与GIO线耦合并在包括X32模式、X16模式和X8模式的各个模式中使用的感测放大器，这样数据传输至感测放大器。
因此，当半导体存储器装置在X8模式内工作时，即使感测与放大对应于行地址与列地址的单元内数据的感测放大器对应于感测放大器DBSA_X8、DBSA_X32、DBSA_X16和DBSA_X32中的任意一个，对应的数据也会传输至感测放大器DBSA_X8，并且可以正常状态输出数据。
通过相同的原理，即使当半导体存储器装置在X16模式内工作，数据也可通过本地数据总线线路ldb_X16<1>和ldb_X16<3>正常地输出至感测放大器DBSA_X8和DBSA_X16。
然而，根据现有技术的在X32模式、X16模式和X8模式中的每个中使用的半导体存储器装置具有下列问题。
第一，为了在相应的X32、X16和X8模式内使用的感测放大器之中传输数据，本地数据总线线路耦合至感测放大器。结果，布局面积增加，并且变得难以设计电路。此问题会随着存储器容量增加而严重。
第二，因为数据要花时间来通过耦合在感测放大器之中的本地数据总线线路来传输；所以增加了数据输出时间。
发明内容
本发明的实施例提供一种能够减少布局面积并且简化电路设计的用于半导体存储器装置的数据输出电路及方法。
本发明的另一实施例提供一种能够减少数据输出时间的用于半导体存储器装置的输出电路及方法。
本发明的第一实施例提供一种用于半导体存储器装置的数据输出电路，该电路包括多个垫，其中可确定使用范围以便各个垫可以在至少两种单元数据输出模式中的每个中专有地使用，或可以在全部的至少两种单元数据输出模式中共同地使用；多条数据线，其可从多个存储器排组传输数据至存储器排组之外；以及数据输出控制单元，其可根据至少一个控制信号，从多条数据线之中的数据线输出数据到与多个垫之中在当前设定的单元数据输出模式内使用的垫对应的信号线。
本发明的第二实施例提供一种用于半导体存储器装置的输出电路，该半导体装置可用于所有第一至第三单元数据输出模式，在这些模式中根据一次读取命令的数据输出的位的数量分别为32、16或8，该数据输出电路可包括多个垫，其中可确定在第一至第三单元数据输出模式之中的至少一个中使用的垫；多条数据线，其可从存储器排组传输数据至存储器排组之外；以及数据输出控制单元，其可根据第一控制信号或第二控制信号中的至少一个，从多条数据线之中的数据线输出数据到与多个垫之中在当前设定的单元数据输出模式内使用的垫对应的信号线。
本发明的第三实施例提供一种输出半导体存储器装置的数据的方法，所述装置包括多个垫，其中可确定使用范围以便各个垫可以在至少两种单元数据输出模式中的每个中专有地使用，或可以在全部的至少两种单元数据输出模式中共同地使用；以及多条数据线，其可将多个存储器排组的数据传输至存储器排组之外，所述方法包括获取至少一个控制信号，以便根据读取命令从存储器排组输出数据；根据至少一个获取的控制信号来选择数据线；以及从所选的数据线输出数据到与多个垫之中在当前设定的单元数据输出模式内使用的垫对应的信号线。
本发明的第四实施例提供一种输出半导体存储器装置的数据的方法，所述装置包括多个垫，其中可确定使用范围以便相应的垫可以在至少两种单元数据输出模式中的每个中专有地使用，或可以在全部的至少两种单元数据输出模式中共同地使用；以及多条数据线，其可传输多个存储器排组的数据至存储器排组之外，所述方法包括检测对应于输入读取命令的存储器排组的行地址；根据来自多条数据线之中的行地址或列地址中的至少一个来选择数据线；以及从所选的数据线输出数据到与多个垫之中在当前设定的单元数据输出模式内使用的垫对应的信号线。
图1为说明根据现有技术的半导体存储器装置的数据输出电路的配置的方块图；
图2为说明根据本发明实施例的半导体存储器装置的数据输出电路的配置的方块图；图3为说明图2的典型数据输出控制单元的内部配置的方块图；图4为说明图3的典型第一控制信号产生单元配置的电路图；图5为说明图3的典型第一选择单元的内部配置的电路图；图6为说明图3的典型第二选择单元的内部配置的电路图；图7为说明图3的典型第三选择单元的内部配置的电路图；以及图8为说明半导体存储器装置的地址规格(specification)的典型数据表。
具体实施例方式
此后将参照附图来详细说明本发明的实施例。
如图2所示，根据本发明实施例的半导体存储器装置的数据输出电路包括存储器排组100、多条数据线GIO<0>至GIO<31>、垫单元500、数据输出控制单元300以及数据输出单元400。存储器排组100可包括单元阵列110和可包括多个数据总线感测放大器(此后简称为感测放大器)的感测放大器阵列120。多条数据线GIO<0>至GIO<31>可对应于感测放大器阵列120的各个感测放大器，使得存储器排组100内对应于行地址和列地址的单元数据可输出至存储器排组100之外。垫单元500可包括多个垫，其中确定了要用于第一至第三单元数据输出模式(也就是X32模式、X16模式以及X8模式)中至少一个的垫。数据输出控制单元300可根据第一控制信号或第二控制信号中的至少一个，从多条数据线GIO<0>至GIO<31>之中的数据线，输出数据到与多个垫之中在目前设定的单元数据输出模式内使用的垫对应的信号线。数据输出单元400可储存并驱动由数据输出控制单元300输出的数据，并将其输出至垫单元500，这样可将数据输出至半导体存储器装置以外。
多条数据线GIO<0>至GIO<31>可以在所有的存储器排组内共用，并分成多个组，每一组都具有至少四条数据线，并且可为每一组中的X32模式、X16模式和X8模式中的每个确定所使用的数据线的数量。例如，如果提到图2所示的所有数据线的组之中的第一组GIO<0:3>，则第一组GIO<0:3>的所有数据线都在X32模式中使用，数据线GIO<0>或数据线GIO<1>中的一个以及数据线GIO<2>或数据线GIO<3>中的一个在X16模式中使用，并且第一组GIO<0:3>的任一数据线都可自由地在X8模式中使用。这可以应用于其它组。
第一控制信号可以是对应于读取命令的存储器排组的行地址GAX_rd，并且第二控制信号可以是列地址GAY_rd。
如图3所示，数据输出控制单元300可包括第一控制信号产生单元310，其使用为每个存储器排组而储存的行地址BAX<0:3>和只在为每个存储器排组输入读取命令时才使能的命令识别信号cast12<0:3>来产生行地址GAX_rd；以及数据选择单元320，其根据行地址GAX_rd或列地址GAY_rd中的至少一个从数据线选择数据，并可以将数据输出到对应于多个垫中在目前所选的单元数据输出模式中使用的垫的信号线。
数据选择单元320可包括第一选择单元321，其在读取/写入分类信号wtrbt位于用于读取操作的电平且用于选择X32模式的信号X32被使能时，从耦合到第一选择单元321的数据线输出数据到与在X32模式内使用的垫对应的信号线；第二选择单元322，其在读取/写入分类信号wtrbt位于用于读取操作的电平且用于选择X32和X16模式的信号X32和X16中的一个被使能时，在耦合至第二选择单元322的数据线之中根据行地址GAX_rd从数据线输出数据到与在X32模式和X16模式中使用的垫对应的信号线；以及第三选择单元323，其在读取/写入分类信号wtrbt位于用于读取操作的电平且用于选择X32模式、X16模式和X8模式的信号中的一个被使能时，在耦合至第三选择单元323的数据线之中根据行地址GAX_rd和列地址GAY_rd从数据线输出数据到与在X32模式、X16模式和X8模式中使用的垫对应的信号线。
如图4所示，第一控制信号产生单元310可包括多个第一NAND门ND11至ND14，其每个都根据行地址BAX<0:3>和命令识别信号cast12<0:3>之中的同一存储器排组内的顺序来接收一信号对；以及第二NAND门ND15，其可接收多个第一NAND门ND11至ND14的输出并输出行地址GAX_rd。
如图5所示，第一选择单元321可包括第一反向器IV21，其可接收读取/写入分类信号wtrbt；NAND门ND21，其可接收第一反向器IV21的输出和X32模式选择信号X32；第二反向器IV22，其可接收NAND门ND21的输出；以及三态反向器TIV21，其可根据NAND门ND21的输出以及第二反向器IV22的输出从耦合至三态反向器TIV21的数据线GIO_X32输出数据。
如图6所示，第二选择单元322可包括第一模式选择单元322-1，其当读取/写入分类信号wtrbt位于用于读取操作的电平并且X32模式选择信号X32被使能时，从耦合至第一模式选择单元322-1的数据线GIO_X32输出数据到与X32模式中使用的垫对应的信号线；以及第二模式选择单元322-2，其当读取/写入分类信号wtrbt位于用于读取操作的电平并且X16模式选择信号X16被使能时，可在耦合至第二模式选择单元322-2的多条数据线GIO_X16<0>和GIO_X16<1>之中根据行地址GAX_rd从数据线输出数据到与X16模式内使用的垫对应的信号线。
如图6所示，第一模式选择单元322-1可包括第一反向器IV31，其可接收读取/写入分类信号wtrbt；NAND门ND31，其可接收第一反向器IV31的输出和X32模式选择信号X32；第二反向器IV32，其可接收第一NAND门ND31的输出；以及三态反向器TIV31，其可根据第一NAND门ND31的输出和第二反向器IV32的输出从数据线GIO_X32输出数据。
如图6所示，第二模式选择单元322-2可包括第三反向器IV33，其接收行地址GAX_rd；第二NAND门ND32，其可接收第三反向器IV33的输出、读取/写入分类信号和X16模式选择信号；第四反向器IV34，其可接收第二NAND门ND32的输出；第二三态反向器TIV32，其可根据第二NAND门ND32的输出和第四反向器IV34的输出接收来自数据线GIO_X16<0>的数据；第五反向器IV35，其可接收行地址GAX_rd；第六反向器IV36，其可接收第五反向器IV35的输出；第三NAND门ND33，其可接收第六反向器IV36的输出、读取/写入分类信号wtrbt以及X16模式选择信号X16；第七反向器IV37，其可接收第三NAND门ND33的输出；以及第三三态反向器TIV33，其可根据第三NAND门ND33的输出和第七反向器IV37的输出从数据线GIO_X16<1>输出数据。
如图7所示，第三选择单元323可包括第一模式选择单元323-1，其当读取/写入分类信号wtrbt位于用于读取操作的电平并且X32模式选择信号被使能时，可从数据线GIO_X32输出数据到与在X32模式内使用的垫对应的信号线；第二模式选择单元323-2，其当读取/写入分类信号wtrbt位于用于读取操作的电平并且X16模式选择信号X16被使能时，可在耦合至第二模式选择单元323-2的多条数据线GIO_X16<0>和GIO_X16<1>之中根据行地址GAX_rd从数据线输出数据到与X16模式内使用的垫对应的信号线；以及第三模式选择单元323-3，其当读取/写入分类信号wtrbt位于用于读取操作的电平并且X8模式选择信号被使能时，可在耦合至第三模式选择单元323-3的多条数据线GIO_X8<0:3>之中根据行地址GAX_rd和列地址GAY_rd从数据线输出数据到与X8模式内使用的垫对应的信号线。
如图7所示，第一模式选择单元323-1可包括第一反向器IV41，其可接收读取/写入分类信号wtrbt；第一NAND门ND41，其可接收第一反向器IV41的输出和X32模式选择信号X32；第二反向器IV42，其可接收第一NAND门ND41的输出；以及三态反向器TIV41，其可根据NAND门ND41的输出和第二反向器IV42的输出从数据线GIO_X32输出数据。
如图7所示，第二模式选择单元323-2可包括第三反向器IV43，其接收行地址GAX_rd；第二NAND门ND42，其可接收第三反向器IV43的输出、读取/写入辨识信号wtrbt和X16模式选择信号X16；第四反向器IV44，其可接收第二NAND门ND42的输出；第二三态反向器TIV42，其可根据第二NAND门ND42的输出和第四反向器IV44的输出从数据线GIO_X16<0>输出数据；第五反向器IV45，其可接收行地址GAX_rd；第六反向器IV46，其可接收第五反向器IV45的输出；第三NAND门ND43，其可接收第六反向器IV46的输出、读取/写入分类信号wtrbt和X16模式选择信号X16；第七反向器IV47，其可接收第三NAND门ND43的输出；以及第三三态反向器TIV43，其可根据第三NAND门ND43的输出和第七反向器IV47的输出从数据线GIO_X16<1>输出数据。
如图7所示，第三模式选择单元323-3可包括第四NAND门ND44，其可接收行地址GAX_rd和列地址GAY_rd；第八反向器IV48，其可接收第四NAND门ND44的输出；第五NAND门ND45，其可接收第八反向器IV48的输出、读取/写入辨识信号wtrbt以及X8模式选择信号X8；第九反向器IV49，其可接收第五NAND门ND45的输出；第四三态反向器TIV44，其可根据第五NAND门ND45的输出和第九反向器IV49的输出从耦合至第四三态反向器TIV44的数据线GIO_X8<3>输出数据；第十反向器IV50，其可接收行地址GAX_rd；第六NAND门ND46，其可接收第十反向器IV50的输出和列地址GAY_rd；第十一反向器IV51，其可接收第六NAND门ND46的输出；第七NAND门ND47，其可接收第十一反向器IV51的输出、读取/写入分类信号wtrbt和X8模式选择信号X8；第十二反向器IV52，其可接收第七NAND门ND47的输出；第五三态反向器TIV45，其可根据第七NAND门ND47的输出和第十二反向器IV52的输出从耦合至第五三态反向器TIV45的数据线GIO_X8<2>输出数据；第十三反向器IV53，其可接收列地址GAY_rd；第八NAND门ND48，其可接收行地址GAX_rd和第十三反向器IV53的输出；第十四反向器IV54，其可接收第八NAND门ND48的输出；第九NAND门ND49，其可接收第十四反向器IV54的输出、读取/写入辨识信号wtrbt和X8模式选择信号X8；第十五反向器IV55，其可接收第九NAND门ND49的输出；第六三态反向器TIV46，其可根据第九NAND门ND49的输出和第十五反向器IV55的输出从耦合至第六三态反向器TIV46的数据线GIO_X8<1>输出数据；第十六反向器IV56，其可接收行地址GAX_rd；第十七反向器IV57，其可接收列地址GAY_rd；第十NAND门ND50，其可接收第十六反向器IV56和第十七反向器IV57的输出；第十八反向器IV58，其可接收第十NAND门ND50的输出；第十一NAND门ND51，其可接收第十八反向器IV58的输出、读取/写入分类信号wtrbt和X8模式选择信号X8；第十九反向器IV59，其可接收第十一NAND门ND51的输出；以及第七三态反向器TIV47，其可根据第十一NAND门ND51的输出和第十九反向器IV59的输出从耦合至第七三态反向器TIV47的数据线GIO_X8<0>输出数据。
在具有上述配置的装置内，在X32模式、X16模式和X8模式中使用的垫的数量都可自由地确定。不过，为了方便说明，假设在图2的垫单元500的三十二个垫之中，第零至第七垫用在X8模式中、第零至第十五垫用在X16模式中，且第零至第三十一垫用在X32模式中。
图5的第一选择单元321可耦合到对应于只在X32模式中使用的第十六至第三十一垫的相应信号线，图6的第二选择单元322可耦合到对应于在X32模式和X16模式中都使用的第八至第十五垫的相应信号线，并且图7的第三选择单元323可耦合到对应于在X32模式、X16模式和X8模式中共用的第零至第七垫的相应信号线。
因此，与第十六至第三十一垫对应并且可耦合至第一选择单元321的十六条数据线GIO_X32对应于数据线GIO<16>至GIO<31>。
进一步，与第八至第十五垫对应并且可耦合至第二选择单元322的八条数据线GIO_X32对应于GIO<8>至GIO<15>，数据线GIO_X16<0>对应于GIO<16>、GIO<18>、GIO<20>、...和GIO<30>或GIO<17>、GIO<19>、GIO<21>、...和GIO<31>，并且数据线GIO_X16<1>对应于GIO<17>、GIO<19>、GIO<21>、...和GIO<31>或GIO<16>、GIO<18>、GIO<20>、...和GIO<30>。
此外，与第零至第七垫对应并且可耦合至第三选择单元323的八条数据线GIO_X32对应于GIO<0>至GIO<7>，数据线GIO_X16<0>对应于GIO<0>、GIO<2>、GIO<4>、...和GIO<14>或GIO<1>、GIO<3>、GIO<5>、...和GIO<15>，数据线GIO_X16<1>对应于GIO<1>、GIO<3>、GIO<5>、...和GIO<15>或GIO<0>、GIO<2>、...、GIO<4>和GIO<14>并且GIO_X8<0:3>对应于GIO<0:3>、GIO<4:7>、...、GIO<8:11>以及GIO<28:31>。
以下将说明具有上述配置的半导体存储器装置的数据输出电路的典型操作。
关于如图8中所示的存储器规格，限定了可用于存储器容量以及数据输出模式X8、X16和X32的典型的行地址和典型的列地址。与X32模式相比，在X16模式和X8模式中，具有256Mb容量的典型存储器和具有1Gb容量的存储器可增加一位的行地址A12和A13，以便用作用于在每个对应的模式内选择数据线的控制信号。
因此，如图6与图7所示，可根据与X16模式内行地址A12的一位对应的行地址GAX_rd来选择数据线，并且可根据X8模式内的行地址GAX_rd和列地址GAY_rd来选择数据线。
此后，将说明在X32模式、X16模式、X8模式中每个之中，半导体存储器装置的数据输出电路的操作的实例。
-X32模式-当输入读取命令并且选择X32模式时，读取/写入分类信号wtrbt变成用于读取操作的电平(低电平)、X32模式选择信号在高电平被使能并且X16和X8模式选择信号在低电平被禁止。
因为X32模式选择信号位于高电平并且读取/写入分类信号wtrbt位于低电平，所以图5的第一选择单元321的三态反向器TIV21、TIV31和TIV41、图6的第二选择单元322的第一模式选择单元322-1以及图7的第三选择单元323的第一模式选择单元323-1接通。
因此，与数据线GIO_X32对应的数据线GIO<0:31>的32位数据从图5的第一选择单元321、图6的第二选择单元的第一模式选择单元322-1以及图7的第三选择单元323的第一模式选择单元323-1输出，通过数据输出单元400，然后通过垫单元500输出至半导体存储器装置以外。
-X16模式-
当输入读取命令并且选择X16模式时，读取/写入分类信号wtrbt变成用于读取操作的电平(低电平)，X16模式选择信号在高电平被使能并且X32和X8模式选择信号在低电平被禁止。
因为X16模式选择信号位于高电平并且读取/写入分类信号wtrbt位于低电平，则根据行地址GAX_rd来接通图6的第二选择单元322的第二模式选择单元322-2的第二三态反向器TIV32或第三三态反向器TIV33中的一个，并且根据行地址GAX_rd接通图7第三选择单元323的第二模式选择单元323-2的第二三态反向器TIV42或第三三态反向器TIV43中的一个。例如当行地址GAX_rd位于高电平时，三态反向器TIV33和TIV43接通，并且当行地址GAX_rd处于低电平时，三态反向器TIV32和TIV42接通。
因此，当行地址GAX_rd位于高电平时，由图6的第二选择单元322的第二模式选择单元322-2和图7的第三选择单元323的第二模式选择单元323-2选择数据线GIO_X16<1>，并且所选数据线的16位数据通过数据输出单元400，然后通过垫单元500输出至半导体存储器装置之外。
同时，当行地址GAX_rd位于低电平时，由图6的第二选择单元322的第二模式选择单元322-2和图7的第三选择单元323的第二模式选择单元323-2选择数据线GIO_X16<0>，并且所选数据线的16位数据通过数据输出单元400，然后通过垫单元500输出至半导体存储器装置之外。
此时，数据线GIO_X16<0>对应于GIO<1>、GIO<3>、GIO<5>、...和GIO<31>或GIO<0>、GIO<2>、GIO<4>、...和GIO<30>，并且数据线GIO_X16<1>对应于GIO<0>、GIO<2>、GIO<4>、...和GIO<30>或GIO<1>、GIO<3>、GIO<5>、...和GIO<31>。
-X8模式-当输入读取命令并且选择X8模式时，读取/写入分类信号wtrbt变成用于读取操作的电平(低电平)，X8模式选择信号X8在高电平被使能并且X32和X16模式选择信号在低电平被禁止。
因为X8模式选择信号位于高电平并且读取/写入分类信号wtrbt位于低电平，所以根据行地址GAX_rd和列地址GAY_rd所有情况(00、01、10或11)的数量的逻辑乘积的结果，来接通图7中第三选择单元323的第三模式选择单元323-3的第四至第七三态反向器TIV44至TIV47中的一个。
例如当列地址GAY_rd和行地址GAX_rd位于低电平(00)时，第七三态反向器TIV47接通。当列地址GAY_rd位于低电平并且行地址GAX_rd位于高电平(01)时，第六三态反向器TIV46接通。当列地址GAY_rd位于高电平并且行地址GAX_rd位于低电平(10)时，第五三态反向器TIV45接通。当列地址GAY_rd和行地址GAX_rd位于高电平(11)时，第四三态反向器TIV44接通。
当列地址GAY_rd和行地址GAX_rd位于低电平(00)时，通过图7中第三选择单元323的第三模式选择单元323-3来选择数据线GIO_X8<0>，并且数据线GIO_X8<0>的8位数据通过数据输出单元400，然后通过垫单元500输出至半导体存储器装置之外。
当列地址GAY_rd位于低电平并且行地址GAX_rd位于高电平(01)时，通过图7中第三选择单元323的第三模式选择单元323-3选择数据线GIO_X8<1>，并且数据线GIO_X8<1>的8位数据通过数据输出单元400，然后通过垫单元500输出至半导体存储器装置之外。
当列地址GAY_rd位于高电平并且行地址GAX_rd位于低电平(10)时，通过图7中第三选择单元323的第三模式选择单元323-3选择数据线GIO_X8<2>，并且数据线GIO_X8<2>的8位数据通过数据输出单元400，然后通过垫单元500输出至半导体存储器装置之外。
当列地址GAY_rd和行地址GAX_rd位于高电平(11)时，通过图7中第三选择单元323的第三模式选择单元323-3选择数据线GIO_X8<3>，并且数据线GIO_X8<3>的8位数据通过数据输出单元400，然后通过垫单元500输出至半导体存储器装置之外。
此时，数据线GIO_X8<0:3>对应于GIO<0>、GIO<4>、GIO<8>、...和GIO<28>、GIO<1>、GIO<5>、GIO<9>、...和GIO<29>、GIO<2>、GIO<6>、GIO<10>、...和GIO<30>或GIO<3>、GIO<7>、GIO<11>、...和GIO<31>。
代替使用储存在外围电路内的行地址或储存在排组内的行地址，行地址GAX_rd可利用图4的第一控制信号产生单元310来产生，并且可用于在X16模式和X8模式内选择数据线。理由如下例如在第零存储器排组和第一存储器排组被顺序激活并且在其上顺序执行读取操作的情况下，当假设对应于图8的位A12的行地址在第零存储器排组中位于低电平时，则在激活第一存储器排组之后储存在半导体存储器装置的外围电路中的行地址会保持在高电平。
当使用储存在外围电路内的行地址读取第零存储器排组的数据时，行地址变化，导致字线数据读取错误。
因此，如图4所示，通过使用只有在为每个存储器排组实际输入读取命令时才会使能的命令识别信号cast12<0:3>，可在相应的存储器排组内存储的行地址BAX<0:3>之中确定对应于实际读取命令的存储器排组的行地址GAX_rd。通过使用行地址GAX_rd可选择数据线。因此，可进行可靠的数据输出控制。
显然对本领域技术人员而言，在不偏离本发明的范围与精神的情况下，可进行各种修改与变化。因此，应理解上述的实施例仅为各方面的示例而非限制。本发明的范围是由所附权利要求而非前面的描述来限定，且因此，处于权利要求的界限与范围内或处于所述界限与范围的等同之内的所有的变化与修改，都包括在权利要求的范围内。
根据本发明实施例的半导体存储器装置的数据输出电路及控制其的方法，可获得下列效果。
首先，因为不需要提供本地数据总线线路来在存储器排组内的感测放大器之中传输数据，所以可减少布局面积，并且可简化电路设计。
第二，因为数据可通过存储器排组之外的数据线直接输出而不用在感测放大器之中传输数据，所以可减少数据输出时间，因此可提高半导体存储器装置的工作速度。
第三，因为可在可以精确检测根据读取命令的存储器排组的地址的状态下执行数据输出控制操作，所以可提高半导体存储器装置的可靠性。
主要元件符号说明10 存储器排组IV21第一反向器11 单元阵列 IV22第二反向器12 感测放大器阵列IV31第一反向器20 数据输出单元 IV32第二反向器30 垫单元IV33第三反向器100存储器排组IV34第四反向器110单元阵列 IV35第五反向器120感测放大器阵列IV36第六反向器300数据输出控制单元 IV37第七反向器310第一控制信号产生单元 IV41第一反向器320数据选择单元 IV42第二反向器321第一选择单元 IV43第三反向器322第二选择单元 IV44第四反向器322-1 第一模式选择单元 IV45第五反向器322-2 第二模式选择单元 IV46第六反向器323第三选择单元 IV47第七反向器323-1 第一模式选择单元 IV48第八反向器323-2 第二模式选择单元 IV49第九反向器323-3 第三模式选择单元 IV50第十反向器400数据输出单元 IV51第十一反向器500垫单元IV52第十二反向器
IV53 第十三反向器 ND50 第十NAND门IV54 第十四反向器 ND51 第十一NAND门IV55 第十五反向器 TIV21 三态反向器IV56 第十六反向器 TIV31 三态反向器IV57 第十七反向器 TIV32 第二三态反向器IV58 第十八反向器 TIV33 第二三态反向器IV59 第十九反向器 TIV41 三态反向器ND11 第一NAND门TIV42 第二三态反向器ND14 第一NAND门TIV43 第三三态反向器ND15 第二NAND门TIV44 第四三态反向器ND21 NAND门TIV45 第五三态反向器ND31 第一NAND门TIV46 第六三态反向器ND32 第二NAND门TIV47 第七三态反向器ND33 第三NAND门ND41 第一NAND门ND42 第二NAND门ND43 第三NAND门ND44 第四NAND门ND45 第五NAND门ND46 第六NAND门ND47 第七NAND门ND48 第八NAND门ND49 第九NAND门
权利要求
1.一种用于半导体存储器装置的数据输出电路，所述数据输出电路包括多个垫，所述垫的相应一些配置成专用于至少两种单元数据输出模式中的一个，或共用于全部的所述至少两种单元数据输出模式；多条数据线，其配置成从多个存储器排组传输数据至所述存储器排组之外；以及数据输出控制单元，其配置成根据至少一个控制信号，从所述多条数据线之中的数据线输出数据到与在目前设定的单元数据输出模式内使用的垫对应的相应信号线。
2.如权利要求1的数据输出电路，其中所述多条数据线分成多个组，每一组包括预定数量的数据线，以及在每一组内确定一些在所述至少两种单元数据输出模式中的每个中使用的数据线。
3.如权利要求1的数据输出电路，其中所述数据输出控制单元包括第一控制信号产生单元，其配置成根据在输入行地址和读取命令时使能的命令识别信号来产生第一控制信号；以及数据选择单元，其配置成根据所述第一控制信号或第二控制信号从所述数据线选择数据，并输出所述数据到所述多个垫中与在所述目前选择的单元数据输出模式中使用的所述垫对应的所述信号线。
4.一种用于配置成第一至第三单元数据输出模式的半导体存储器装置的输出电路，其中根据一次读取命令的数据输出的位的数量分别为32、16或8，所述输出电路包括多个垫，其中确定了在所述第一至第三单元数据输出模式之中的至少一个中使用的垫；多条数据线，其从存储器排组传输数据至所述存储器排组之外；以及数据输出控制单元，其配置成根据第一控制信号或第二控制信号中的至少一个，从所述多条数据线之中的数据线输出数据到与目前设定的单元数据输出模式内使用的所述垫对应的信号线。
5.如权利要求4的数据输出电路，其中所述多个数据线分成多个组，每一组包括至少四条数据线，以及在每一组内确定所述第一至第三单元数据输出模式中的每个中使用的数据线的数量。
6.如权利要求4的数据输出电路，其中所述数据输出控制单元包括第一控制信号产生单元，其配置成根据行地址和读取命令使用为每个存储器排组产生的命令识别信号来产生所述第一控制信号；以及数据选择单元，其配置成根据所述第一控制信号或所述第二控制信号中的至少一个从所述数据线之一选择数据，并输出所述数据到与在目前选择的单元数据输出模式中使用的所述垫对应的所述信号线。
7.如权利要求3或6的数据输出电路，其中所述第一控制信号为与所述存储器排组中的一个对应的行地址，并且根据所述读取命令来激活。
8.如权利要求3或6的数据输出电路，其中所述第二控制信号为与所述存储器排组中的一个对应的列地址，并且根据所述读取命令来激活。
9.如权利要求3或6的数据输出电路，其中所述第一控制信号产生单元包括多个第一NAND门，其每个接收用于每个排组的行地址和关于所述对应排组的命令识别信号，并据此产生输出；以及第二NAND门，其接收所述多个第一NAND门的所述输出，并输出所述第一控制信号。
10.如权利要求3或6的数据输出电路，其中所述数据选择单元包括多个选择单元，其每个配置成根据读取/写入分类信号、所述第一控制信号和所述第二控制信号中的至少一个从耦合至每个选择单元的至少一个数据线选择数据，并当选择了与每个选择单元对应的所述单元数据输出模式时、输出所述数据到与在对应于每个选择单元的单元数据输出模式中使用的所述垫对应的所述信号线。
11.如权利要求3或6的数据输出电路，其中所述数据选择单元包括第一选择单元，其配置成当第一单元数据输出模式选择信号被使能时，从耦合至所述第一选择单元的所述数据线输出数据到与在所述第一单元数据输出模式内使用的所述垫对应的所述信号线；第二选择单元，其配置成当所述第一单元数据输出模式选择信号和第二单元数据输出模式选择信号中的一个被使能时，根据所述第一控制信号，从耦合至所述第二选择单元的数据线之中的所述数据线输出数据到与在所述第一单元数据输出模式和所述第二数据输出模式中使用的所述垫对应的所述信号线；以及第三选择单元，其配置成当所述第一单元数据输出模式选择信号、所述第二单元数据输出模式选择信号和第三单元数据输出模式选择信号中的一个被使能时，根据所述第一控制信号和第二控制信号，从耦合至所述第三选择单元的数据线之中的所述数据线输出数据到与在所述第一单元数据输出模式、所述第二单元数据输出模式和第三单元数据输出模式内使用的所述垫对应的所述信号线。
12.如权利要求11的数据输出电路，其中当读取/写入分类信号位于用于读取操作的电平且第一单元数据输出模式选择信号被使能时，所述第一选择单元从耦合至所述第一选择单元的所述数据线输出数据到与在所述第一单元数据输出模式内使用的所述垫对应的所述信号线。
13.如权利要求11的数据输出电路，其中所述第一选择单元包括NAND门，其配置成接收读取/写入分类信号和所述第一单元数据输出模式选择信号，并据此产生输出；以及开关，其配置成根据所述NAND门的所述输出从耦合到所述开关的数据线输出数据。
14.如权利要求11的数据输出电路，其中所述第二选择单元包括第一模式选择单元，其配置成当所述读取/写入分类信号位于用于读取操作的电平且所述第一单元数据输出模式选择信号被使能时，从耦合至所述第一模式选择单元的数据线输出数据到与在所述第一单元数据输出模式中使用的所述垫对应的所述信号线；以及第二模式选择单元，其配置成当所述读取/写入分类信号位于用于读取操作的电平并且所述第二单元数据输出模式选择信号被使能时，根据所述第一控制信号，从耦合至所述第二模式选择单元的数据线之中的数据线输出数据到与所述第二单元数据输出模式中使用的所述垫对应的所述信号线。
15.如权利要求14的数据输出电路，其中所述第一模式选择单元包括NAND门，其配置成接收反向的读取/写入分类信号和所述第一单元数据输出模式选择信号，并且据此产生输出；以及开关，其配置成根据所述NAND门的所述输出从耦合到所述开关的数据线输出数据。
16.如权利要求14的数据输出电路，其中所述第二模式选择单元包括第一NAND门，其配置成接收反向的第一控制信号、所述读取/写入分类信号和所述第二单元数据输出模式选择信号，并且据此产生输出；第一开关，其配置成根据所述第一NAND门的所述输出从耦合至所述第一开关的数据线输出数据；第二NAND门，其配置成接收所述第一控制信号、所述读取/写入分类信号和所述第二单元数据输出模式选择信号，并且据此产生输出；以及第二开关，其配置成根据所述第二NAND门的所述输出从耦合至所述第二开关的数据线输出数据。
17.如权利要求11的数据输出电路，其中所述第三选择单元包括第一模式选择单元，其配置成当所述读取/写入分类信号位于用于读取操作的电平且所述第一单元数据输出模式选择信号被使能时，从耦合至所述第三选择单元的数据线输出数据到与在所述第一单元数据输出模式中使用的所述垫对应的所述信号线；第二模式选择单元，其配置成当所述读取/写入分类信号位于用于读取操作的电平且所述第二单元数据输出模式选择信号被使能时，根据所述第一控制信号，从耦合至所述第二模式选择单元的多个数据线之中的数据线输出数据到与所述第二单元数据输出模式内使用的所述垫对应的所述信号线；第三模式选择单元，其配置成当所述读取/写入分类信号位于用于读取操作的电平且所述第三单元数据输出模式选择信号被使能时，根据所述第一控制信号和所述第二控制信号，从耦合至所述第三模式选择单元的多个数据线之中的数据线输出数据到与在所述第三单元数据输出模式内使用的垫对应的信号线。
18.如权利要求17的数据输出电路，其中所述第一模式选择单元包括NAND门，其配置成接收反向的读取/写入分类信号和所述第一单元数据输出模式选择信号，并且据此产生输出；以及开关，其配置成根据所述NAND门的所述输出从耦合至所述开关的数据线输出数据。
19.如权利要求17的数据输出电路，其中所述第二模式选择单元包括第一NAND门，其配置成接收反向的第一控制信号、所述读取/写入分类信号和所述第二单元数据输出模式选择信号，并且据此产生输出；第一开关，其配置成根据所述第一NAND门的所述输出从耦合至所述第一开关的数据线输出数据；第二NAND门，其配置成接收所述第一控制信号、所述读取/写入分类信号和所述第二单元数据输出模式选择信号，并且据此产生输出；以及第二开关，其配置成根据所述第二NAND门的所述输出从耦合至所述第二开关的数据线输出数据。
20.如权利要求17的数据输出电路，其中所述第三模式选择单元包括多个NAND门，其共同接收用于所述第一控制信号和所述第二控制信号的逻辑值的数量的第三单元数据输出模式选择信号和所述读取/写入分类信号，并且据此产生输出；以及多个开关，其每个配置成根据所述多个NAND门中的每个的所述输出从耦合到每个开关的数据线输出数据。
21.如权利要求17的数据输出电路，其中所述第三模式选择单元包括第一NAND门，其配置成接收所述读取/写入分类信号和所述第三单元数据输出模式选择信号，作为执行所述第一控制信号与所述第二控制信号的逻辑乘积的结果；第一开关，其配置成根据所述第一NAND门的所述输出从耦合至所述第一开关的数据线输出数据；第二NAND门，其配置成接收所述读取/写入分类信号和所述第三单元数据输出模式选择信号，作为执行反向的第一控制信号和所述第二控制信号的逻辑乘积的结果，并据此产生输出；第二开关，其配置成根据所述第二NAND门的所述输出从耦合到所述第二开关的数据线输出数据；第三NAND门，其配置成接收所述读取/写入分类信号和所述第三单元数据输出模式选择信号，作为执行所述第一控制信号和反向的第二控制信号逻辑乘积的结果，并据此产生输出；第三开关，其配置成根据所述第三NAND门的所述输出从耦合至所述第三开关的数据线输出数据；第四NAND门，其配置成接收所述读取/写入分类信号和所述第三单元数据输出模式选择信号，作为执行所述反向的第一控制信号与所述反向的第二控制信号的逻辑乘积的结果，并据此产生输出；以及第四开关，其配置成根据所述第四NAND门的所述输出从耦合至所述第四开关的数据线输出数据。
22.一种输出半导体存储器装置的数据的方法，所述装置包括多个垫，其使用范围被确定，使得相应的所述垫专用于至少两种单元数据输出模式中的每个中，或共用于全部的所述至少两种单元数据输出模式中；以及多条数据线，其从多个存储器排组传输数据至所述存储器排组之外，所述方法包括获取至少一个控制信号，以便根据读取命令从存储器排组输出数据；根据所述至少一个获取的控制信号来选择数据线；以及从所述选取的数据线输出数据到所述多个垫之中与在当前设定的单元数据输出模式内使用的垫对应的信号线。
23.如权利要求22的方法，其中所述至少一个控制信号包括与所述多个存储器排组之中根据所述读取命令而激活的存储器排组对应的行地址和列地址。
24.如权利要求22的方法，其中所述获取至少一个控制信号以便根据所述读取命令从所述存储器排组输出数据包括当为每个存储器排组输入读取命令和行地址时，在被使能的命令识别信号的信号对中选择命令识别信号被使能的信号对的行地址。
25.如权利要求22的方法，其中根据从所述多个数据线获取的所述至少一个控制信号在所述多个数据线中选择与目前设定的单元数据模式对应的所述数据信号包括根据一些所述至少一个控制信号的组合的结果，从至少一个不同的数据线中根据所述至少一个获取的控制信号来选择数据线。
26.一种输出半导体存储器装置的数据的方法，所述装置包括多个垫，其使用范围被确定，使得相应的所述垫专用于至少两种单元数据输出模式中的一个中，或共用于全部的所述至少两种单元数据输出模式中；以及多条数据线，其从多个存储器排组传输数据至所述存储器排组之外，所述方法包括检测与输入读取命令的存储器排组对应的行地址；根据来自所述多条数据线之中的所述行地址或列地址中的至少一个来选择数据线；以及从所述选取的数据线输出数据到与所述多个垫之中在当前设定的单元数据输出模式内使用的所述垫对应的信号线。
27.如权利要求21或26的方法，进一步包括将所述多条数据线分成多个组，每组包括预定数量的数据线，以及在每组内确定一些在所述至少两种单元数据输出模式中的每个中使用的数据线。
28.如权利要求26的方法，其中所述检测与输入读取命令的存储器排组对应的行地址包括当为每个存储器排组输入行地址和读取命令时在被使能的所述命令识别信号的信号对之中选择命令识别信号被使能的信号对的行地址。
29.如权利要求26的方法，其中所述根据来自所述多条数据线之中的所述行地址或列地址中的至少一个来选择数据线包括根据一些行地址与所述列地址的组合的结果，从多个不同的数据线中根据所述行地址和所述列地址来选择数据线。
全文摘要
用于半导体存储器装置的数据输出电路，所述电路包括多个垫，其中确定了使用范围，以便相应的垫专用于至少两种单元数据输出模式的每个中，或共用于全部的至少两种单元数据输出模式中；多条数据线，其可从多个存储器排组传输数据至存储器排组之外；以及数据输出控制单元，其根据至少一个控制信号，从多条数据线之中的数据线输出数据到多个垫之中与目前设定的单元数据输出模式中使用的垫对应的信号线。
文档编号G11C7/10GK101051524SQ200710087390
公开日2007年10月10日 申请日期2007年4月3日 优先权日2006年4月5日
发明者权大汉 申请人:海力士半导体有限公司