多端口存储装置的制作方法

专利名称：多端口存储装置的制作方法
技术领域：
本发明是关于一种多端口存储装置，且更具体地说，是关于一种多端口存储装置的具有命令产生电路的存储体(bank)控制逻辑单元。
技术背景当前，多数动态随机存取存储器(DRAM)用于高清晰度电视(HDTV)及 液晶显示器(LCD)TV以及传统装置(诸如桌上型计算机、笔记本计算机及服 务器)中。因此，存在对替代常规数据通信的新的数据通信的需求，该常规 数据通信具有一具多个输入/输出(I/0)管脚集(亦即，并行I/O接口)的单端 口 。图1为常规单端口存储装置的方块图。为便于阐释，说明作为单端口 存储装置的具有八个存储体的常规xl6 512MDRAM装置。常规的x16 512MDRAM装置包括多个存储单元(memoryce11)、第一至 第八存储体BANK0至BANK7、单个端口 PORT及多个全局输入/输出(I/O) 数据总线GIO。多个存储单元配置为具有矩阵形式的多个(NxM个)存储单 元，M及N为正整数。第 一存储体BANK0至第八存储体BANK7包括一行 /列解码器，其用于由行线及列线选择特定存储单元。单个端口PORT控制 自第一存储体BANK0至第八存储体BANK7输入或输出至第一存储体 BANK0至第八存储体BANK7的信号。全局I/O数据总线GIO在单个端口与存储体之间，且在单个端口与输入/输出(i/o)管脚之间传送信号。参看图1，全局I/0数据总线GIO包括一控制总线、十五个地址总线及十六个数据 总线。如以上所描述，单端口存储装置包括仅一个具有多个I/0管脚集的单个 端口以用于经由外部芯片组在单端口存储装置与外部装置之间传送数据信 号。描述从存储体传送信号至外部装置的过程。藉由单个端口 PORT经由 外部芯片组将经由十六个数据总线从第一存储体BANK0至第八存储体 BANK7输出的信号并行传送至外部装置。描述从外部装置传送信号至存储体的过程。将经由外部芯片组从外部 装置并行输出的信号传送至单个端口 PORT，且接着，经由十六个数据总线 将其传送至第一存储体BANK0至第八存储体BANK7。在提供于存储体内 的控制单元(亦即，解码器及驱动器)的控制下，将经传送的信号传送至存储 单元。同时，从第一存储体BANK0至第八存储体BANK7传送至外部装置的 信号包括地址及命令以及数据信号。经由除十六个数据总线之外的附加输 入/输出地址及命令管脚将地址及命令从外部装置并行传送至单端口 PORT。 经由单一控制总线将传送至单端口 PORT的命令输入至存储体，且经由十 五个地址总线将传送至单端口 PORT的地址输入至存储体。然而，在单端口存储装置中，难以实现各种多媒体功能，因为单端口 存储装置使用仅一个端口 。为了在单端口存储装置中实现各种多媒体功能， 每一 DRAM装置必须彼此独立构成以便执列其独特功能。当DRAM装置经 彼此独立构成时，难以基于存取次数在存储装置之间分配恰当的内存数量。结果，对整个存储装置的密度的利用率降低。作为参考，在共同拥有的同在申请中的申请案，即，韩国申请案第2006-0032948号(申请于2006年4月11日，标题为"MULTI-PORT MEMORY DEVICE WITH SERIAL INPUT/OUTPUT INTERFACE")及作为韩国申请案 第2006-0032948的优先权申请的韩国申请案第2005-0090936号(申请于 2005年9月29日)，中提供详细描述。所述申请案以引用方式并入本文中。图2为根据韩国申请案第2006-0032948号所描述的多端口存储装置的 方块图。为便于阐释，说明具有四个端口及八个存储体的多端口存储装置。 特别地，假设多端口存储装置具有16位的数据帧且执列64位预取操作。多端口存储装置包括第一端口 PORT0至第四端口 PORT3、第一存储体 BANK0至第八存储体BANK7、第一全局输入/输出(I/0)数据总线GIO—OUT 及第二全局输入/输出(I/0)数据总线GIO—IN、第一存储体控制逻辑单元 BCL0至第八存储体控制逻辑单元BCL7,以及一锁相环(PLL)101。位于核心的中心的第一端口 PORT0至第四端口 PORT3的每一个配置 于行方向中，且彼此独立地执列与其自己的外部装置的串行数据通信。第 一存储体BANK0至第八存储体BANK7基于第一端口 PORT0至第四端口 PORT3被分成上部存储体BANK0至BANK3及下部存储体BANK4至 BANK7,且配置于行方向中。第一全局I/O总线GIO一OUT在行方向中配置于上部存储体BANK0至 BANK3与第 一端口 PORT0至第四端口 PORT3之间，且并行传输输出数据。 第二全局I/O总线GIOJN在行方向中配置于下部存储体BANK4至BANK7 与第 一端口 PORT0至第四端口 PORT3之间，且并行传输输入数据。第一存储体控制逻辑单元BCL0至第八存储体控制逻辑单元BCL7控 制第一全局I/O总线GIO—OUT及第二全局I/O总线GIO—IN与第一存储体 BANK0至第八存储体BANK7之间的信号传输。PLL 101位于第二端口 PORT1与第三端口 PORT2之间且产生一内部时 钟，该内部时钟用于使得内部命令与施加至第一端口 PORT0至第四端口 PORT3的1/0数据同步。多端口存储装置可用作数字装置的存储装置以用于高速处理大量数 据，因为多端口存储装置包括多个端口 PORT0至PORT3且每一端口可独立 地执列其自己的操作。多端口存储装置通过从第 一端口 PORT0至第四端口 PORT3接收输入 的并行数据而产生地址及内部命令。另外，多端口存储装置基于预定协议(亦 即，数据帧)来辨识输入的并行数据为地址/内部命令还是数据。图3说明图2中所示的多端口存储装置的数据帧格式。具体而言，图 3A至图3F分别说明基本数据帧格式、写入命令帧格式、写入数据帧格式、 读取命令帧格式、读取数据帧格式及命令帧格式。参看图3B,写入命令帧是自外部装置输入的20位串行化信号的一单 位(unit)。 20位串行化信号中的第18及第19位"PHY"对应于实质上不会 使用的物理链路编码位，第17位"CMD"意指命令起始点，第16位"ACT" 指示内部活动(active)状态，第15位"WT，，对应于内部写入命令，且第14 位"PCG"指示内部非活动状态。举例而言，在正常写入操作期间，第17 至第14位变成"1010"。在自动预充电写入捧作期间，第17至第14位变 成"1011"。第13至第10位"UDM，，用作在四个时钟内施加的写入数据的 高字节写入数据屏蔽信号，第9至第6位"BANK"意指在写入操作期间的 存储体信息，且第5至第0位"COLUMNADDRESS"意指列地址。参看图3C,写入数据帧的第18及第19位"PHY"对应于实质上不会
使用的物理链路编码位，第17位"CMD"意指命令起始点，第16位"LDM" 用作写入数据的低字节写入数据屏蔽信号，第15位至第8位"UPPER BYTE" 及第7位至第0位"LOWER BYTE"中的每一个分别意指写入数据的高字 节及低字节。此处，若正常施加写入数据，则第17位"CMD"变成逻辑低 电平"0"。参考图3D,读取命令帧的第18及第19位"PHY"对应于实质上不 会使用的物理链路编码位，第17位"CMD"意指命令起始点，第16位"ACT" 指示内部活动状态，第15位"WT"对应于内部写入命令，第14位"PCG" 指示内部非活动状态且第13位"RD"指示读取命令。对于正常读取操作而 言，第17至第13位变成"10001"。在自动预充电读取操作期间，第17至 第13位变成"10011"。同时，读取命令帧的第12位"ESC"指示命令扩展位。举例而言，若 第17位"CMD"为逻辑高电平'T，，第14位"PCG"为逻辑高电平"1", 且第13位"RD"为逻辑高电平'T'，则所有存储体均执列预充电操作。亦 即，通过使用命令扩展位"ESC"及其它命令位来执列所有存储体的预充电 操作或自动再新操作，因为不存在代表"PRECHARGEALL"位的命令。当设定第13位"RD"时，读取命令帧的第11位"ABNK"指示存储 体活动位设定。第9至第6位"BANK"意指读取操作期间的存储体信息， 且第5至第0位"COLUMNADDRESS"意指列地址。参看图3E，读取数据帧的第18及第19位"PHY"对应于实质上不会 使用的物理链路编码位，且第15至第8位"UPPER BYTE"及第7至第0 位"LOWERBYTE"中的每一个分别意谓读取数据的高字节及低字节。使用以上数据帧的多端口存储装置经由第一全局I/O数据总线 GIO—OUT及第二全局I/O数据总线GIO一IN接收并传输来自存储单元的并 行数据。此处，因为第一全局I/0数据总线G10—OUT及第二全局I/0数据 总线GIO—IN具有大量线，所以第一存储体控制逻辑单元BCL0至第八存储 体控制逻辑单元BLC7共享第一全局1/0数据总线GI0—OUT及第二全局I/O 数据总线GIO一IN。多端口存储装置基于并行数据产生命令及地址。常规DRAM装置解码 从命令管脚输入的命令，且将经解码命令传输至存储体。另一方面，用于同时执列各种操作的多端口存储装置需要不同于常规DRAM装置的方法的
新方法来产生命令及地址。 发明内容因此，本发明的一目的是提供一种用于同时产生每一存储体控制逻辑 单元的内部命令的多端口存储装置。因此，本发明的另一目的是提供一种用于同时施加并行数据至每一存 储体控制逻辑单元的多端口存储装置。根据本发明的一个方面，提供一种多端口存储装置，其具有多个端口、 多个存储体及多个存储体控制器，其中所有存储体控制器共享所有端口 ，该装置包括 一锁相环(PLL)单元，其用于产生一内部时钟信号； 一提供于 每一存储体控制器中的延迟单元，其用于通过延迟该内部时钟信号而产生 第一延迟时钟信号及第二延迟时钟信号； 一供于每一存储体控制器中的串 行化器，其用于响应于第一延迟时钟信号而从所有端口接收多个并行数据 且使该并行数据适合对应数据帧；及一提供于每一存储体控制器中的命令 解码器，其用于响应于第二延迟时钟信号而解码该串行化器的输出数据以 产生命令信号。根据本发明的又一方面，提供一种多端口存储装置，该多端口存储装 置包括多个端口，其用于执列与外部装置的串行输入/输出(I/0)通信；多 个存储体，其用于经由多个全局1/0线执列与所述端口的并行I/0通信；多 个存储体控制器，其每一个对应于所述存储体的每一个，该多个存储体控 制器用于共享多个全局1/0线且控制端口与存储体之间的并行I/0通信；及 一锁相环(PLL)单元，其用于产生 一 内部时钟信号且同时将内部时钟信号传 输至存储体控制器，其中存储体控制器的每一个包括一命令信号产生单元， 其用于响应于内部时钟信号而产生命令信号。


图1为常规的单端口存储装置的方块图；图2为根据韩国申请案第2006-0032948号所描述的多端口存储装置的 方块图；图3A-图3F说明图2中所示的多端口存储装置的数据帧； 图4为根据本发明的实施例的多端口存储装置的方块图5为图4中所示的多端口存储装置的第一存储体控制逻辑单元中所提供的第一命令信号产生单元的方块图；图6为图5中所示的第一命令信号产生单元的串行化器的电路图； 图7为图5中所示的第一命令信号产生单元的命令解码器的电路图；且图8为示出图5中所示的第一命令信号产生单元的操作的时序图。主要组件符号说明 101锁相环 301第一中继器 303第二中继器 601第一延迟线 603第二延迟线 605串行化器 605串行化器 607命令解码器 607命令解码器 701传输单元 703锁存单元 705多路复用单元 ACTP活动命令信号 AND1第一与门 AND2第二与门 AND3第三与门 AND4第四与门 AND5第五与门 AND6第六与门 B_RXT<0:17〉输出数据 B—RXT<12>第12位 B—RXT<13>第13位 B RXT<15>第15位B—RXT<16>第16位 B—RXT<17>第17位 BANK0第一存储体 BANK1第二存储体 BANK2第三存储体 BANK3第四存储体 BANK4第五存储体 BANK5第六存储体 BANK6第七存储体 BANK7第八存储体 BCLO第一存储体控制逻辑单元 BCL1第二存储体控制逻辑单元 BCL2第三存储体控制逻辑单元 BCL3第四存储体控制逻辑单元 BCL4第五存储体控制逻辑单元 BCL5第六存储体控制逻辑单元 BCL6第七存储体控制逻辑单元 BCL7第八存储体控制逻辑单元 BCLK第一延迟时钟信号 BK一SELECT存储体选择信号 CASPRD读取命令信号 CAS预读取命令信号 CCLK第二延迟时钟信号 ECASPWT写入命令信号 GCLK—01第一副全局时钟信号 GCLK—23第二副全局时钟信号 GCLK_45第三副全局时钟信号 GCLK—67第四副全局时钟信号 GCLKB全局时钟条状信号 GCLK全局时钟条状信号 GIO—IN第二全局I/O总线 GIO—OUT第一全局I/O总线IGO第一命令信号产生单元INV1第一反相器INV2第二反相器INV3第三反相器INV4第四反相器INV5第五反相器INV6第六反相器INV7第七反相器INV8第一反相器INV9第二反相器NOR1第一 NOR门NOR2第二NOR门PACT预活动命令信号PLL锁相环PORTO第一端口PORT1第二端口PORT2第三端口PORT3第四端口PROTi_RX<0:17>并行数据PRD预写入命令信号具体实施方式
下文中，将参看附图详细描述根据本发明的示例性实施例的多端口存 储装置。图4为根据本发明的实施例的多端口存储装置的方块图。 本发明延迟一时钟信号，其用于对由PLL产生且自第一端口 PORTO 至第四端口 PORT3的每一个输出的并行数据的输入/输出计时，且在施加所 有并行数据之后产生命令信号。此处，由于负载差异，并行数据的施加伴 有时滞。如图4中所示，因为自PLL输出的全局时钟条状(bar)信号GCLKB传 输至多端口存储装置的所有组成部分，所以全局时钟条状信号GCLKB具有 大的负载时间，进而在每一存储体处发生时间滞后(skew)。为了最小化每一 存储体处的时间滞后，本发明的多端口存储装置包括一位于第 一端口 PORTO与第二端口 PORT1之间的第一中继器(repeater)301及一位于第三端 口 PORT2与第四端口 PORT3之间的第二中继器303,每一中继器用于中继 自PLL输出的全局时钟条状信号GCLKB。第一中继器301自PLL接收全局时钟条状信号GCLKB以产生第一副 全局(sub-global)时钟信号GCLK一01及第二副全局时钟信号GCLK—23。第 一副全局时钟信号GCLK—01输入至第一存储体控制逻辑单元BCLO及第二 存储体控制逻辑单元BCL1作为内部时钟信号，且第二副全局时钟信号 GCLK—23输入至第三存储体控制逻辑单元BCL2及第四存储体控制逻辑单 元BCL3作为内部时钟信号。第二中继器303接收全局时钟条状信号GCLKB以产生第三副全局时 钟信号GCLK一45及第四副全局时钟信号GCLK一67。第三副全局时钟信号 gclk—45输入至第五存储体控制逻辑单元BCL4及第六存储体控制逻辑单 元BCL5作为内部时钟信号，且第四副全局时钟信号GCLK_67输入至第七 存储体控制逻辑单元BCL6及第八存储体控制逻辑单元BCL7作为内部时钟 信号。如以上所描述，第一中继器301及第二中继器303中继全局时钟条状 信号gclkb且产生多个副全局时钟信号，该多个副全局时钟信号的每一个 用于同时输入存储体控制逻辑单元BCL0至BCL7的对应一个。结果，可移 除存储体控制逻辑单元BCL0至BCL7之间的时间滞后，且因此，同时产生 每一存储体控制逻辑单元BCL0至BCL7的命令信号。图5为图4中所示的多端口存储装置的第 一存储体控制逻辑单元bcl0 中所提供的第一命令信号产生单元IG0的方块图。第二存储体控制逻辑单 元BCL1至第八存储体控制逻辑单元BCL7中所提供的其它命令信号产生单 元具有与第一存储体控制逻辑单元BCLO中所提供的第一命令信号产生单 元IGO的结构大体上相同的结构。第一命令信号产生单元igo包括第一延迟单元601及第二延迟单元 603、串行化器605及命令解码器607。第一延迟单元601将全局时钟条状信号GCLKB延迟一预定时间以产 生第一延迟时钟信号BCLK。第二延迟单元603将第一延迟时钟信号BCLK 延迟一预定时间以产生第二延迟时钟信号CCLK。串行化器605响应于第一 延迟时钟信号BCLK而自第一端口 PORTO至第四端口 PORT3接收多个并 行数据PORTi_RX<0:17>(i为对应于端口编号的正整数)以使并行数据适合 对应的数据帧。此处，串行化器605可由触发器建构。命令解码器607响 应于第二延迟时钟信号CCLK而解码自串行化器605输出的输出数据 B—RXTO:17〉以产生诸如活动命令信号ACTP、读取命令信号CASPRD及 写入命令信号ECASPWT的命令信号。如以上所描述，本发明中继全局时钟条状信号GCLKB以进而根据存 储体控制逻辑单元BCL0至BCL7产生具有不同延迟时间的副全局时钟信号 GCLK—01至GCLK—67。结果，所有存储体控制逻辑单元BCL0至BCL7响 应于其自己的副全局时钟信号而自第一端口 PORT0至第四端口 PORT3接 收并行lt据PORTi—RX<0:17>。另外，每一存储体控制逻辑单元BCL0至BCL7的命令信号产生单元及通过延迟第一延迟时钟信号BCLK所产生的第二延迟时钟信号CCLK。 此处，通过延迟全局时钟条状信号GCLKB直至已施加所有并行数据 PORTi—RX<0:17>,产生第一延迟时钟信号BCLK。因此，施加并行数据 PORTi—RXO:17〉且响应于第一延迟时钟信号BCLK将其作为输出数据 B—RXTO:17〉而输出，且响应于第二延迟时钟信号CCLK而产生命令信号。因此，在本发明中，虽然由于存储体控制逻辑单元BCL0至BCL7之 间的负载差异，并行数据POR丁LRX〈0:17〉的施加伴有时滞，但是在施加所 有并行数据PORTi—RX<0:17>之后同时产生命令信号。图6为图5中所示的第一命令信号产生单元的串行化器605的电路图。串行化器605包括传输单元701、锁存单元703、多路复用单元705, 以及第一反相器INV8及第二反相器INV9。多路复用单元705响应于存储体选择信号BK—SELECT而从第一端口 PORT0至第四端口 PORT3选择多个并行数据PORTi_RX<0:17>的一个，且 使选定的并行数据PORT—RXO:17〉适合对应的数据帧。第一反相器INV8 使第一延迟时钟信号BCLK反相。传输单元701响应于第一反相器INV8 的输出而传输选定的并行数据PORT—RX<0:17>。锁存单元703锁存传输单
元701的输出。第二反相器INV9使锁存单元703的输出反相以输出输出数 据B一RXT〈0:17〉。
图7为图5中所示的第一命令信号产生单元的命令解码器607的电路图。
命令解码器607包括第一与(AND)门AND1至第六与门AND6、第一反 相器INV1至第七反相器INV7,以及第一或非(NOR)门N0R1及第二或非 门N0R2。
第一与门AND1对输出数据B—RXTO:17〉的第17位B_RXT<17〉 "CMD"及第16位B—RXT<16> "ACT"执列AND运算。第一反相器INV1 使第一与门AND1的输出反相以输出预活动(pre-active)命令信号PACT。第 二与门AND2对预活动命令信号PACT及自第二延迟单元603输出的第二 延迟时钟信号CCLK执列AND运算。第二反相器INV2使第二与门AND2 的输出反相以输出活动命令信号ACTP。
第三反相器INV3使输出数据B—RXTO:17〉的第16位B_RXT<16〉 "ACT"反相。第三与门AND3对第三反相器INV3的输出及输出数据 B—RXT〈0:17〉的第17位8_100^<17> "CMD"执列AND运算，进而输出预 读取命令信号CAS。第四反相器INV4使输出数据B—RXTO:17〉的第15位 B—RXT<15> "WT"反相。第一或非门N0R1对第四反相器INV4的输出及 预读取命令信号CAS执列NOR运算。第四与门AND4对预读取命令信号 CAS及第二延迟时钟信号CCLK执列AND运算。第五反相器INV5使第四 与门AND4的输出反相以输出写入命令信号ECASPWT。
第六反相器INV6使输出数据B—RXTO:17〉的第12位B—RXT<12> "ESC"反相。第五与门AND5对输出数据B—RXTO:17〉的第13位 B—RXT<13> "RD"以及第四反相器INV4及第六反相器INV6的输出执列 AND运算。第二或非门NOR2对第五与门AND5的输出及预读取命令信号 CAS执列NOR运算，进而输出预写入命令信号PRD。第六与门AND6对 预读取命令信号PRD及第二延迟时钟信号CCLK执列AND运算。第七反 相器INV7使第六与门AND6的输出反相以输出读取命令信号CASPRD。
图8为示出图5中所示的第一命令信号产生单元的操作的时序图。
每一端口 PORT0至PORT3经由第二全局I/O总线GIOJN将并行数据 PORTi—RXO:17M专输至每一存储体控制逻辑单元BCLO至BCL7。(参看①)。
此时，由于存储体控制逻辑单元BCL0至BCL7之间的负载差异，并行数据 PORTi—RX<0:17>的施加伴随有时滞(参看②及③)。本发明包括第一中继器 301及第二中继器303,其用于中继全局时钟条状信号GCLKB且根据存储
号GCLK—01至第四副全局时钟信号GCLK_67。因此，所有存储体控制逻 辑单元BCL0至BCL7响应于其自己的副全局时钟信号而从第一端口 PORT0至第四端口 PORT3接收并行数据PORTi—RX<0:17>。结果，可减少 由于存储体控制逻辑单元BCL0至BCL7之间的第二全局I/O总线GIO—IN
的负载差异的时滞。
此外，每一存储体控制逻辑单元BCL0至BCL7的命令信号产生单元 延迟全局时钟条状信号GCLKB以产生第二延迟时钟信号CCLK,且响应于 第二延迟时钟信号CCLK而产生内部命令信号，以使得在施加输入至所有
所述内部命令信号。因此，每一存储体控制逻辑单元BCL0至BCL7的命令 信号产生单元同时产生内部命令信号(参看④)。
如以上所描述，根据本发明，多端口存储装置通过同时输入来自PLL 的全局时钟条状信号GCLKB至每一存储体控制逻辑单元BCL0至BCL7而 产生内部命令。在同时输入全局时钟条状信号GCLKB之后，每一存储体控
定时间且响应于该延迟时钟信号而产生内部时钟信号，以便在施加输入至 所有存储体控制逻辑单元BCL0至BCL7的并行数据PORTi一RX〈0:17〉之后 产生所述内部命令信号。结果，本发明的每一存储体控制逻辑单元BCLO 至BCL7可同时产生内部命令信号。
另外，根据本发明的多端口存储装置可容易地设定命令信号的产生点，
且在DRAM核心(亦即，tCK)中具有良好的时钟时间效能，因为在命令信号 的产生点处命令信号的变化很小。
本申请案含有与韩国专利申请案第2006-91628号(于2006年9月21曰 在韩国知识产权局申请)相关的主体，其全部内容以引用方式并入本文中。
虽然已参看特定优选实施例描述本发明，但是本领域技术人员应明白， 可在不偏离如以下权利要求中所界定的本发明的精神及范畴情况下做出各 种改变及修改。
权利要求
1.一种多端口存储装置，其包括多个端口、多个存储体及多个存储体控制器，其中所有所述存储体控制器共享所有所述端口，该装置包含一锁相环(PLL)单元，其用于产生一内部时钟信号；一提供于每一存储体控制器中的延迟单元，其用于通过延迟该内部时钟信号而产生第一延迟时钟信号及第二延迟时钟信号；一提供于每一存储体控制器中的串行化器，其用于响应于该第一延迟时钟信号而从所有所述端口接收多个并行数据；及一提供于每一存储体控制器中的命令解码器，其用于响应于该第二延迟时钟信号而解码该串行化器的输出数据以产生命令信号。
2. 如权利要求1所述的多端口存储装置，其中该第一延迟时钟信号及 该第二延迟时钟信号包括与 一延迟时间相关的信息，而来自所有所述端口 的该多个并行数据被施加至所述存储体控制器。
3. 如权利要求1所述的多端口存储装置，其中该PLL单元包括用于将 该内部时钟信号同时传输至所述存储体控制器的中继器。
4. 如权利要求1所述的多端口存储装置，其中该延迟单元包括第 一延迟单元，其用于将该内部时钟信号延迟一预定时间以产生该第 一延迟时钟信号；及第二延迟单元，其用于将该第 一延迟时钟信号延迟一预定时间以产生 该第二延迟时钟信号。
5. 如权利要求4所述的多端口存储装置，其中该第一延迟单元及该第 二延迟单元中的每一个包括多个反相器。
6. 如权利要求1所述的多端口存储装置，其中该串行化器包括一触发器。
7. 如权利要求1所述的多端口存储装置，其中该串行化器包括 一多路复用单元，其用于响应于一存储体选择信号而选择来自所有所述端口的该多个并行数据中的一个且使该选定的并行数据适合对应的数据 帧；一反相器，其用于使该第一延迟时钟信号反相；一传输单元，其用于响应于该反相器的一输出而传输该选定的并行数 据；及一锁存单元，其用于锁存该传输单元的一输出。
8. 如权利要求1所述的多端口存储装置，其中该命令解码器包括第一信号产生单元，其用于接收该串行化器的该输出数据的一命令位及一活动命令位以产生 一活动命令信号；第二信号产生单元，其用于接收该串行化器的该输出数据的该命令位、该活动命令位及一写入命令位以产生一写入命令信号；及第三信号产生单元，其用于接收该串行化器的该输出数据的该写入命令位、 一读取命令位及一命令扩展位以产生一读取命令信号；其中该第二延迟时钟信号被输入至该第一信号产生单元至该第三信号产生单元。
9. 如权利要求8所述的多端口存储装置，其中该第一信号产生单元包括第一与(AND)门，其用于对该命令位及该活动命令位执列一与运算； 第 一反相器，其用于使该第 一与门的一输出反相以输出 一预活动命令信号；第二与门，其用于对该预活动命令信号及该第二延迟时钟信号执列一 AND运算；及第二反相器，其用于使该第二与门的 一输出反相以输出该活动命令信—，
10. 如权利要求.9所述的多端口存储装置，其中该第二信号产生单元包括第三反相器，其用于使该活动命令位反相；第三与门，其用于对该第三反相器的一输出及该命令位执列 一与运算 且输出一预读取命令信号；第四反相器，其用于使该写入命令位反相；第一 "或非，，(NOR)门，其用于对该第四反相器的一输出及该预读取命 令信号执列一或非运算；第四与门，其用于对该预读取命令信号及该第二延迟时钟信号执列一与运算；及第五反相器，其用于使该第四与门的 一输出反相以输出该写入命令信
11. 如权利要求10所述的多端口存储装置，其中该第三信号产生单元包括第六反相器，其用于使该命令扩展位反相；第五与门，其用于对一读取命令以及该第四反相器及该第六反相器的 输出执列一与运算；第二或非门，其用于对该第五与门的一输出及该预读取命令信号执列 一或非运算且输出一预写入命令信号；第六与门，其用于对该预读取命令信号及该第二延迟时钟信号执列一 与运算；及第七反相器，其用于使该第六与门的 一输出反相以输出该读取命令信
12. —种多端口存储装置，其包含多个端口 ，其用于执列与外部装置的 一 串行输入/输出(1/0)通信； 多个存储体，其用于经由多个全局1/0线执列与所述端口的一并行I/0通信；多个存储体控制器，其每一个对应于所述存储体的每一个，该多个存 储体控制器用于共享该多个全局I/O线且控制所述端口与所述存储体之间 的该并行I/0通信；及一锁相环(PLL)单元，其用于产生一内部时钟信号且将该内部时钟信号 同时传输至所述存储体控制器，其中所述存储体控制器的每一个包括一命令信号产生单元，其用于响 应于该内部时钟信号而同时产生命令信号。
13. 如权利要求12所述的多端口存储装置，其中该PLL单元包括用于 将该内部时钟信号同时传输至所述存储体控制器的中继器。
14. 如权利要求12所述的多端口存储装置，其中该命令信号产生单元包括一延迟单元，其用于通过延迟该内部时钟信号而产生第一延迟时钟信 号及第二延迟时钟信号；一串行化器，其响应于该第 一延迟时钟信号用于从所有所述端口接收 多个并行数据；及一命令解码器，其用于响应于该第二延迟时钟信号而解码该串行化器 的输出数据以产生所述命令信号。
15. 如权利要求14所述的多端口存储装置，其中该第一延迟时钟信号及该第二延迟时钟信号包括与 一延迟时间相关的信号，而来自所有所述端 口的该多个并行数据被施加至所述存储体控制器。
16. 如权利要求14所述的多端口存储装置，其中该延迟单元包括第 一延迟单元，其用于将该内部时钟信号延迟一预定时间以产生该第 一延迟时钟信号；及第二延迟单元，其用于将该第一延迟时钟信号延迟一预定时间以产生 该第二延迟时钟信号。
17. 如权利要求16所述的多端口存储装置，其中该第一延迟单元及该 第二延迟单元中的每一个包括多个反相器。
18. 如权利要求14所述的多端口存储装置，其中该串行化器包括一触 发器。
19. 如权利要求14所述的多端口存储装置，其中该串行化器包括 一多路复用单元，其用于响应于 一存储体选择信号而选择来自所有所述端口的该多个并行数据中的一个且使该选定的并行数据适合对应的数据 帧；一反相器，其用于使该第一延迟时钟信号反相； 一传输单元，其用于响应于该反相器的一输出而传输该选定的并行数 据；及一锁存单元，其用于锁存该传输单元的一输出。
20. 如权利要求14所述的多端口存储装置，其中该命令解码器包括 第一信号产生单元，其用于接收该串行化器的该输出数据的一命令位及一 活动命令位以产生 一 活动命令信号；第二信号产生单元，其用于接收该串行化器的该输出数据的该命令位、该活动命令位及一写入命令位以产生一写入命令信号；及第三信号产生单元，其用于接收该串行化器的该输出数据的该写入命令位、 一读取命令位及一命令扩展位以产生一读取命令信号，其中该第二延迟时钟信号被输入到该第一信号产生单元至该第三信号产生单元。
21. 如权利要求20所述的多端口存储装置，其中该第一信号产生单元 包括第 一与门，其用于对该命令位及该活动命令位执列 一与运算；第 一反相器，其用于使该第 一与门的一输出反相以输出 一预活动命令信号；第二与门，其用于对该预活动命令信号及该第二延迟时钟信号执列一 与运算；及第二反相器，其用于使该第二与门的 一输出反相以输出该活动命令信号。
22. 如权利要求21所述的多端口存储装置，其中该第二信号产生单元 包括第三反相器，其用于使该活动命令位反相；第三与门，其用于对该第三反相器的一输出及该命令位执列一与运算 且输出 一预读取命令信号；第四反相器，其用于使该写入命令位反相；第一或非门，其用于对该第四反相器的一输出及该预读取命令信号执 列一或非运算；第四与门，其用于对该预读取命令信号及该第二延迟时钟信号执列一 与运算；及第五反相器，其用于使该第四与门的 一输出反相以输出该写入命令信
23. 如权利要求22所述的多端口存储装置，其中该第三信号产生单元 包括第六反相器，其用于使该命令扩展位反相；第五与门，其用于对一读取命令以及该第四反相器及该第六反相器的输出执列一与运算；第二或非门，其用于对该第五与门的 一输出及该预读取命令信号执列 一或非运算且输出一预写入命令信号；第六与门，其用于对该预读取命令信号及该第二延迟时钟信号执列一 与运算；及第七反相器，其用于使该第六与门的 一输出反相以输出该读取命令信
全文摘要
本发明提供一种多端口存储装置，其包括多个端口、多个存储体(bank)及多个存储体控制器，其中所有所述存储体控制器共享所有所述端口，该装置包括一锁相环(PLL)单元，其用于产生一内部时钟信号；一提供于每一存储体控制器中的延迟单元，其用于通过延迟该内部时钟信号而产生第一延迟时钟信号及第二延迟时钟信号；一提供于每一存储体控制器中的串行化器，其用于响应于第一延迟时钟信号而从所有所述端口接收多个并行数据且使该并行数据适合对应的数据帧；及一提供于每一存储体控制器中的命令解码器，其用于响应于第二延迟时钟信号而解码该串行化器的输出数据以产生命令信号。
文档编号G11C7/10GK101149960SQ20071010286
公开日2008年3月26日 申请日期2007年5月11日 优先权日2006年9月21日
发明者晃 许, 金载镒 申请人:海力士半导体有限公司