专利名称：半导体存储器件的制作方法
技术领域：
本发明涉及可随机存取的半导体存储器件，更特定地说，涉及使用包括具有存储节点的晶体管而构成的存储单元的技术。
背景技术：
作为高密度的半导体存储器件，由堆垛型(stacked)或沟槽型的存储器电容器和开关用的晶体管构成的DRAM(Dynamic RandomAccess Memory动态随机存取存储器)是主流，但由于存储器电容器的微细化困难，所以正迎来按比例缩小的界限。在这种情况下，提出了用晶体管本身作为电容器元件的存储单元来代替包括DRAM之类的存储器电容器的结构。
作为这样的新存储单元之中有希望的存储单元，提出了双晶体管RAM(TTRAMTwin Transistor Random Access Memory(双晶体管随机存取存储器))。例如，在T.Gyohten等人，“A CapacitorlessTwin-Transistor Random Access Memory(TTRAM)on SOI”，THEINSTITUTE OF ELECTRONICS，INFORMATION ANDCOMMUNICATION ENGINEERS，IEICE Technical Report，vol.105，No.349，pp.107-112，October 20，2005中，公开了将电荷积累在SOI(Silicon On Insulate绝缘体上的硅)晶体管的浮置体区(bodyregion)中以存储数据的无电容器双晶体管RAM。
另外，在特开2005-302077号公报中，公开了包括通过将电荷积累到在电浮置状态的浮置体区中或从该区释出从而存储数据的存储单元(FBCFloating Body Cell(浮置体单元))的半导体存储器件。
在用上述那样的晶体管本身作为电容器元件那样的存储单元中，读出电流流过积累电荷的存储节点附近，并且也发生了经过存储节点跟与之邻接的源极区或漏极区的结面的电流漏泄等。因此，存在存储数据抗来自与存储单元电连接的控制线等的动态噪声的保持性能降低的问题。
发明内容
因此，本发明就是为了解决这一问题而进行的，第1目的在于，提供一种使数据读出时的存储数据的保持性能提高的半导体存储器件。另外，第2目的在于，提供一种使不执行存储器存取期间的存储数据的保持性能提高的半导体存储器件。
本发明第1方面的半导体存储器件具备多个存储单元，被配置成矩阵状；位线，与配置有多个存储单元的各列对应地设置；读出放大电路(sense amplifier circuit)，与由位线构成的位线对的各对对应地设置；以及控制电路。而且，各存储单元包括存储晶体管(storagetransistor)，具有用于积累与数据对应的电荷量的存储节点；以及存取晶体管(access transistor)，与存储晶体管串联连接，而且，各存储单元被构成为连接在对应的位线与源极线之间，根据积累于存储节点的电荷量，改变流过该位线的电流值。另外，读出放大电路在根据从存储单元流到对应的位线的电流值而读出该存储单元的数据后，将与读出数据对应的电压值提供给该位线对。而且，控制电路进行控制，使得在读出对象的存储单元的存储晶体管被激活的状态下，由与该存储单元对应的读出放大电路进行读出工作，接着，使得进行该读出数据对该存储单元的再写入。
本发明第2方面的半导体存储器件包括多个存储单元，被配置成矩阵状；位线，与配置有多个存储单元的各列对应地设置；源极线，用于将规定电位提供给多个存储单元的每一个；以及控制电路。而且，各存储单元包括具有用于积累与数据对应的电荷量的存储节点的存储晶体管。另外，存储晶体管包括沟道形成区；第1和第2杂质扩散区，夹持沟道形成区而对置；以及栅电极，接近沟道形成区而配置，存储节点被形成为在配置有栅电极的一侧的相反侧与沟道形成区相接，源极线与第1杂质扩散区电连接。此外，控制电路被构成为可执行降低存储节点与第1杂质扩散区的电位差的数据保持模式。
按照该第1方面，可实现使数据读出时的存储数据的保持性能提高的半导体存储器件。另外，按照该第2方面，可实现使不执行存储器存取期间的存储数据的保持性能提高的半导体存储器件。
本发明的上述和其它的目的、特征、方面和优点可从结合附图而得到理解的涉及本发明的下面的详细说明中变得清楚。
图1是本发明的实施方式1的半导体存储器件的概略结构图。
图2是表示半导体存储器件的存储器阵列和读出放大器的主要部分的概略结构图。
图3是表示存储单元的等效电路的图。
图4是存储单元的概略剖面图。
图5A～图5I是数据读出的工作时序图。
图6A、图6B是用于更详细地说明校验写(verify write)工作的时序图。
图7是表示栅-体直接耦合型(gate-body direct-coupled)晶体管的结构的一例的俯视图。
图8A、图8B是表示栅-体直接耦合型晶体管的结构的另一例的俯视图。
图9A～图9I是页面存取(page access)中的工作时序图。
图10A、图10B是用于说明存储单元在存储“0”数据时所发生的现象的图。
图11是用于说明因源极线的电位降低致使存储单元的数据保持性能提高的图。
图12A、图12B是“常规模式”和“数据保持模式”中的工作时序图。
图13是本发明的实施方式2的变形例的存储单元的概略剖面图。
具体实施例方式
现参照附图详细说明本发明的实施方式。再有，对于图中的相同或相当部分标以相同符号而不重复其说明。
参照图1，本发明的实施方式1的半导体存储器件1包括地址译码器2、输入输出电路3、地址缓冲器4、时钟缓冲器5、控制信号缓冲器6、控制电路7、存储器阵列8、读出放大器9和电源电路10。
地址译码器2被构成为包括行(row)地址译码器(未图示)和列(column)地址译码器(未图示)。而且，地址译码器2遵照根据从外部给予半导体存储器件1的端子的行地址信号RA和列地址信号CA信号的控制指令，有选择地驱动沿行方向配置存储器阵列8的多条字线WL和充电线(charge line)CL、以及沿列方向配置存储器阵列8的多条位线BL和源极线SL。
读出放大器9被构成为包括读出放大电路，该读出放大电路与由邻接的2条位线BL构成的位线对的各对相对应。
输入输出电路3在数据读出时，将被列地址译码器选择的读出放大电路的输出作为输出数据DOUT，输出到半导体存储器件1的外部。另外，输入输出电路3在数据写入工作时，在对从半导体存储器件1的外部给予的输入数据DIN进行了放大后，向被行地址译码器和列地址译码器选择的存储单元写入输入数据DIN。
地址缓冲器4、时钟缓冲器5和控制信号缓冲器6分别将从半导体存储器件1的外部给予的地址信号(行地址信号RA、列地址信号CA信号)、时钟信号CLK和控制信号(读出信号Read、写入信号Write、参考信号Ref、页面存取模式信号PMOD等)传递给控制电路7。
电源电路10生成读出和写入等的半导体存储器件1的工作所需的多个电位(电源电位VDD、参考电位Vref和控制线驱动电位VBL等)。
控制电路7根据从半导体存储器件1的外部给予的控制信号和地址信号等，通过将控制指令给予地址译码器2，控制半导体存储器件1的数据读出和数据写入。
特别是，在本发明的实施方式1中，控制电路7从包括于存储器阵列8中的读出对象的存储单元中由读出放大器9进行数据读出，接着，进行该读出数据对该存储单元的再写入(以下，也称为“校验写工作”)。通过进行这样的校验写工作，可避免伴随读出工作的对存储单元的误写入(所谓“读出干扰”)的影响。
参照图2，存储器阵列8包括配置成矩阵状的多个存储单元MC。而且，与排列有多个存储单元MC的各列对应地配置位线BL0、/BL0、BL1、/BL1、...。多个存储单元MC的每个都被构成为包括存储晶体管STR，具有用于积累与数据(例如，“0”或“1”的2值)对应的电荷量的电荷积累节点(以下，也称为“存储节点”)；以及存取晶体管ATR，与存储晶体管STR串联连接。而且，多个存储单元MC的每个都被构成为连接在对应的位线与经源极线SL供给的电源电位VDD之间，根据积累于存储节点的电荷量，改变流过所连接的位线的电流值。
进而，存储器阵列8还包括连接在位线BL0、/BL0、BL1、/BL1、...中的各位线与参考电位Vref之间的伪单元(dummy cell)DMC。伪单元DMC供给成为从存储单元MC流到连接目的地的位线的电流值的比较基准的参考电流。具体地说，伪单元DMC包括伪晶体管DTR，被形成为生成分别与存储于存储单元MC内的2值数据(“0”或“1”)对应地流过位线的电流值的中间值的电流值；以及伪存取晶体管ATRd，与伪晶体管串联连接。伪晶体管DTR例如由体固定晶体管构成，将存储节点的电位固定在电源电位VDD的半值(1/2VDD)。
另外，在存储器阵列8中，与配置有多个存储单元MC的各行对应地设置字线对WL0、/WL0、字线对WL1、/WL1、...，在配置有伪单元DMC的行方向设置伪字线对DWL、/DWL。而且，例如，构成字线对WL0、/WL0的字线WL0和/WL0被对应的存储单元MC之中分别为第偶数列的存储单元MC和第奇数列的存储单元MC的存取晶体管ATR所共有。即，字线WL0分别与配置在对应行上的存储单元MC之中与第偶数列的位线BL0、BL1、...连接的存储单元MC的存取晶体管ATR的栅电极连接。另一方面，字线/WL0分别与配置在对应行上的存储单元MC之中与第奇数列的位线/BL0、/BL1、...连接的存储单元MC的存取晶体管ATR的栅电极连接。另外，伪字线DWL和/DWL分别被第偶数列的伪单元DMC和第奇数列的伪单元DMC的伪存取晶体管ATRd所共有。
同样地，在存储器阵列8中，与配置有多个存储单元MC的各行对应地配置充电线对CL0、/CL0、CL1、/CL1、...。而且，例如，构成充电线对CL0、/CL0的充电线CL0和/CL0被对应的存储单元MC之中分别为第偶数列的存储单元MC和第奇数列的存储单元MC的存储晶体管STR所共有。即，充电线CL0分别与配置在对应行上的存储单元MC之中与第偶数列的位线BL0、BL1、...连接的存储单元MC的存储晶体管STR的栅电极连接。另一方面，充电线/CL0分别与配置在对应行上的存储单元MC之中与第奇数列的位线/BL0、/BL1、...连接的存储单元MC的存储晶体管STR的栅电极连接。
在以下的说明中，在用总称来分别表现位线对、位线、字线对、字线、充电线对和充电线的情况下，分别用符号BL、/BL，BL(或/BL)，WL、/WL，WL(或/WL)，CL、/CL，CL(或/CL)进行标记。另外，还将信号、控制线和数据等2值的高电压状态和低电压状态分别称为“H”电平和“L”电平。
另一方面，在读出放大器9中，与由邻接的2条位线BL和/BL构成的位线对BL、/BL中的各对对应地设置读出放大电路SA。读出放大电路SA在根据从被字线WL(或/WL)选中的读出对象的存储单元MC流到对应的位线BL(或/BL)的电流值来读出该存储单元MC的数据后，将与读出数据对应的电压值提供给对应的位线对BL、/BL。
具体地说，读出放大电路SA由晶体管30A、30B、31A、31B、32、33构成，晶体管30A、30B、31A、31B构成所谓的触发电路，并且晶体管32和33构成用于驱动该触发电路的驱动门。即，晶体管30A与31A串联连接，其连接节点NA与位线BL连接。另一方面，晶体管30B与31B串联连接，其连接节点NB与位线/BL连接。而且，位线/BL分别与晶体管30A和31A的栅电极连接，位线BL分别与晶体管30B和31B的栅电极连接。此外，串联连接的晶体管30A、31A和晶体管30B、31B经晶体管32和33，被并联连接在控制线驱动电位VBL与基准电位之间。再有，在本发明的实施方式1中，控制线驱动电位VBL被设计成等于电源电位VDD的半值(1/2VDD)。
另外，在读出放大器9中，在行方向配置读出放大器驱动线对/SOP、SON。在各读出放大电路SA中，读出放大器驱动线SON与配置在基准电位侧的晶体管33的栅电极连接，而读出放大器驱动线/SOP与配置在控制线驱动电位VBL侧的晶体管32的栅电极连接。因此，如根据来自控制电路7(图1)的控制指令，由地址译码器2(图1)来驱动读出放大器驱动线对/SOP、SON，则所有的读出放大电路SA均被激活。
再有，晶体管30A、30B、32作为一例，由P沟道MOS晶体管构成；晶体管31A、31B、33作为一例，由N沟道MOS晶体管构成。进而，后面将要述及，优选各晶体管31A、31B由栅电极与其体区被电连接的栅-体直接耦合型晶体管构成。
进而，在读出放大器9中，与位线对BL、/BL的各对对应地配置预充电电路PC。预充电电路PC在数据读出工作开始前，对对应的位线对BL、/BL供给预充电电位VPC。
具体地说，预充电电路PC由串联连接在位线BL与位线/BL之间的晶体管34A和34B构成。然后，对其连接节点NC供给预充电电位VPC。
另外，在读出放大器9中，在行方向配置位线预充电线BLP。在各预充电电路PC中，位线预充电线BLP分别与晶体管34A、34B的栅电极连接。因此，根据来自控制电路7(图1)的控制指令，由地址译码器2(图1)驱动位线预充电线BLP，从而晶体管34A和34B被激活，对所有的位线BL和/BL供给预充电电位VPC。再有，在本发明的实施方式1中，采用使预充电电位VPC与参考电位一致的所谓地-预充电方式。
进而，在读出放大器9中配置输入输出门CSG，该输入输出门CSG被构成为插入到位线对BL、/BL的各对中，使对应的读出放大电路SA与数据输入输出线对IO、/IO可电连接或电隔离。输入输出门CSG响应于与各输入输出门CSG对应地设置的列选择线CSL0、CSL1、CSL2、CSL3、...，将从对应的读出放大电路SA供给位线对BL、/BL的电压值传递给数据输入输出线对IO、/IO。
具体地说，输入输出门CSG由分别插入到位线BL和位线/BL中的2个晶体管构成。而且，如果各列选择线CSL0、CSL1、CSL2、CSL3、...被驱动至“H”电平，则各晶体管被激活，成为导通状态。再有，在以下的说明中，在用总称来表现列选择线的情况下，用符号CSL进行标记。
数据输入输出线对IO、/IO将从被列选择线CSL选中的输入输出门CSG输出的电压信号传递给输入输出电路3(图1)。
进而，在读出放大器9中配置传输门(transfer gate)TG，该传输门TG被构成插入到位线对BL、/BL的各对中，使读出放大电路SA与对应的存储单元MC可电连接或电隔离。传输门TG共有在行方向配置的位隔离线BLI，如果地址译码器2(图1)将位隔离线BLI驱动至“H”电平，则传输门TG被激活，成为导通状态。具体地说，传输门TG由分别插入到位线BL和位线/BL中的2个晶体管构成。
参照图3，存储单元MC形成经节点PN将具有存储节点SN的存储晶体管STR与存取晶体管ATR串联连接的结构。即，1个存储单元MC被构成为包括1个存储晶体管STR和1个存取晶体管ATR。
而且，与存储晶体管STR中的节点PN相反一侧的节点与源极线SL连接，存储晶体管STR的栅电极与充电线CL连接。另外，与存取晶体管ATR中的节点PN相反一侧的节点与位线BL(或/BL)连接，存取晶体管ATR的栅电极与字线WL(或/WL)连接。
参照图4，存储单元MC作为所谓SOI(Silicon On Insulation绝缘体上的硅)晶体管而形成，体内被保持在浮置电位(浮动电位)。具体地说，在作为半导体衬底的硅衬底11上，夹持作为绝缘层的埋入氧化层12，形成硅层13。而且，存储晶体管STR包括在硅层13上形成的沟道形成区23、n型杂质扩散区22和24；栅氧化膜18；以及栅电极19。杂质扩散区22和24以从硅层13的上表面贯通硅层13到达埋入氧化层12的方式形成，夹持沟道形成区23而对置。再有，杂质扩散区22相当于节点PN(图3)。
沟道形成区23在硅层13内，在配置有栅电极19的一侧(在图4中，为纸面上侧)形成。而且，栅电极19隔着栅氧化膜18，接近沟道形成区23(在图4中，为纸面上侧)而配置。
存储节点SN在硅层13内，在配置有栅电极19的一侧的相反侧(在图4中，为纸面下侧)，以与沟道形成区23相接的方式形成。另外，存储节点SN被元件隔离绝缘膜(未图示)电隔离。因此，借助于层叠在硅衬底11与硅层13之间的埋入氧化层12和元件隔离绝缘膜(未图示)，存储节点SN被保持在浮置电位。
进而，杂质扩散区24与源极线SL连接，而栅电极19与充电线CL连接。
另一方面，存取晶体管ATR包括在硅层13中形成的沟道形成区21、n型杂质扩散区20和22；栅氧化膜16；以及栅电极17。杂质扩散区20以从硅层13的上表面贯通硅层13到达埋入氧化层12的方式形成。而且，杂质扩散区20和22夹持沟道形成区21而对置。另外，栅电极17隔着栅氧化膜16，接近沟道形成区21(在图4中，为纸面上侧)而配置。进而，杂质扩散区20与位线BL(或/BL)连接，而栅电极17与字线WL(或/WL)连接。
如上所述，存储晶体管STR与在被保持于浮置电位的存储节点SN上空穴的积累量多的状态(存储晶体管STR的阈值电压相对较低的状态)和在存储节点SN上空穴的积累量少的状态(存储晶体管STR的阈值电压相对较高的状态)相对应地，存储2值数据(“0”或“1”)。根据积累在这样的存储节点SN上的电荷量(空穴数)，阈值电压改变的现象也称为“体效应”。在以下的说明中，作为一例，说明将空穴的积累量多的状态(阈值电压相对较低的状态)分配为“1”数据，将空穴的积累量少的状态(阈值电压相对较高的状态)分配为“0”数据的情形。
再有，在本发明的实施方式1中，沟道形成区23相当于“第1沟道形成区”，沟道形成区21相当于“第2沟道形成区”，杂质扩散区24相当于“第1杂质扩散区”，杂质扩散区22相当于“第2杂质扩散区”，杂质扩散区20相当于“第3杂质扩散区”。另外，晶体管30A相当于“第1晶体管”，晶体管31A相当于“第2晶体管”，晶体管30B相当于“第3晶体管”，晶体管31B相当于“第4晶体管”。
如经源极线SL将电源电位VDD提供给存储晶体管STR，则在阈值电压相对较高的情况下，流过存储晶体管STR的电流值相对减小，而在阈值电压相对较低的情况下，流过存储晶体管STR的电流值相对增大。因此，根据从存储晶体管STR流到对应的位线BL(或/BL)的电流值，可读出存储在存储晶体管STR内的数据。
这样，存储晶体管STR由于只是使阈值电压变化，所以与现有的DRAM中所用的存储器电容器不同，存储晶体管STR本身无需对读出放大电路SA供给电荷(电流)。因而，对存储晶体管STR的数据读出并不是伴随数据读出而使存储数据完全消失的所谓破坏读出。
然而，在数据读出中，从源极线SL供给的读出电流从杂质扩散区24通过沟道形成区23流到杂质扩散区22。伴随该读出电流，向存储节点SN注入了空穴。因此，在存储“0”数据的情况，即空穴的积累量少的情况下，空穴的积累量随该读出电流增大，存在从“0”数据误写入为“1”数据的可能性(读出干扰)。
为了提高存储数据抗这样的读出干扰的保持性能，在本发明的实施方式1的半导体存储器件1中，将从读出对象的存储单元读出的数据输出到外部，并且将已读出的数据再次写入到该存储单元内。以下，说明本发明的实施方式1的半导体存储器件1中的数据读出。
图5A～图5I示出了数据读出中的工作时序图。再有，在图5A～图5I中，例示了在图2所示的存储器阵列8中进行对配置在第偶数列的、即与位线BL连接的存储单元MC的数据读出的情形。
图5A示出了字线WL和伪字线/DWL随时间的变化。图5B示出了充电线CL随时间的变化。图5C示出了位隔离线BLI随时间的变化。图5D示出了位线预充电线BLP随时间的变化。图5E示出了读出放大器驱动线SON随时间的变化。图5F示出了读出放大器驱动线/SOP随时间的变化。图5G示出了列选择线CSL随时间的变化。图5H示出了在将“1”数据存储到存储单元MC时的位线BL和/BL随时间的变化。图5I示出了在将“0”数据存储到存储单元MC时的位线BL和/BL随时间的变化。
(i)读出对象的存储单元的选择如图5A所示，控制电路7(图1)根据行地址信号RA，使与读出对象的存储单元MC对应的字线WL驱动至“H”电平。同时，控制电路7使与连接读出对象的存储单元MC的位线BL的补位线/BL上所连接的伪单元DMC对应的、伪字线/DWL驱动至“H”电平。于是，存储单元MC的存取晶体管ATR被激活，存储晶体管STR被电连接在源极线SL与位线BL之间，而伪单元DMC的伪存取晶体管ATRd被激活，伪晶体管DTR被电连接在源极线SL与位线/BL之间。
即，读出对象的读出放大电路SA经位线BL与存储晶体管STR电连接，并且经位线/BL与伪晶体管DTR电连接。再有，如图5D所示，在时刻t1以前，由于位线预充电线BLP被驱动至“H”电平，所以预充电电路PC的晶体管34A和34B均成为导通状态。因此，位线BL和/BL均被维持在预充电电位(基准电位)。
(ii)读出工作如图5B所示，控制电路7进行控制，使得在读出对象的存储单元MC的充电线CL被驱动至“H”电平、存储晶体管STR被激活的状态(导通状态)下，由与该存储单元MC对应的读出放大电路SA进行读出工作。
首先，如图5A所示，控制电路7使位线预充电线BLP驱动至“L”电平(时刻t1)。于是，预充电电路PC的晶体管34A和34B转移到非导通状态，分别从存储单元MC和伪单元DMC开始对位线BL和/BL供给读出电流和参考电流。如图5H和图5I所示，随着该读出电流和参考电流的供给，位线BL和/BL的电位开始分别上升。再有，位线BL和/BL的电位上升速度根据所供给的电流值，即每单位时间的电荷量决定。
因此，读出放大电路SA根据对流过读出对象的存储单元MC的读出电流与流过伪单元DMC的电流的比较，从而读出数据，该伪单元DMC被连接到与该存储单元MC对应的位线对BL、/BL中的另一条位线/BL上。
如上所述，伪晶体管DTR供给与存储到存储单元MC内的“1”数据或“0”数据对应的相当于各自的读出电流的中间值的参考电流。因此，如图5H所示，在“1”数据被存储到存储单元MC内的情况下，与从伪晶体管DTR供给位线/BL的参考电流相比，从存储单元MC供给位线BL的读出电流增多。因此，位线BL的电位比位线/BL的电位增高。
另一方面，如图5I所示，在“0”数据被存储到存储单元MC内的情况下，与从伪晶体管DTR供给位线/BL的参考电流相比，从存储单元MC提供给位线BL的读出电流减少。因此，位线BL的电位比位线/BL的电位降低。
如图5H和图5I所示，位线BL和/BL的电位上升之所以产生规定的时间常数，主要归因于在存储器阵列8中存在的寄生电容。因此，为使读出放大电路SA的读出工作(放大工作)更加高速化，降低这样的寄生电容是有效的。因此，控制电路7进行控制，以便根据读出放大电路SA中的读出工作，使对应的传输门TG成为非导通状态，使对应的存储单元MC与工作中的读出放大电路SA电隔离。
具体地说，如图5C所示，位线BL与位线/BL之间的电位差如在读出放大电路SA中的读出工作中增大至充分的程度(时刻t2)，则控制电路7将位隔离线BLI驱动至“L”电平。再次参照图2，如果位隔离线BLI被驱动至“L”电平，则传输门TG非激活，存储器阵列8与读出放大电路SA被电隔离。再有，读出放大电路SA中的晶体管31A和31B的漏极-栅极间电压分别与位线BL与位线/BL之间的电位差一致。因此，所谓对读出工作充分的程度，是指位线BL与位线/BL之间的电位差为晶体管31A和31B的阈值电压以上的电位差。
接着，如图5E和图5F所示，控制电路7在时刻t3使读出放大器驱动线SON和/SOP分别驱动至“H”电平和“L”电平。于是，图2所示的读出放大电路SA的晶体管32和33被激活，读出放大电路SA被电连接在控制线驱动电位VBL与基准电位之间。
在“1”数据被存储到存储单元MC内的情况下，由于在时刻3以前晶体管31B被激活，所以对位线/BL供给基准电位。于是，控制线驱动电位VBL与基准电位的电位差被供给到晶体管30A的漏极-栅极间，从而晶体管30A被激活。因而，对位线BL供给控制线驱动电位VBL。
另一方面，在“0”数据被存储到存储单元MC内的情况下，由于在时刻3以前晶体管31A被激活，所以对位线BL供给参考电位。于是，控制线驱动电位VBL与基准电位的电位差被供给到晶体管30的漏极-栅极间，从而晶体管30B被激活。因而，对位线/BL供给控制线驱动电位VBL。
这样，读出放大电路SA读出读出对象的存储单元MC的数据，将与读出数据对应的电压值供给位线对BL、/BL。其结果是，如图5H和图5I所示，在时刻t3以后，位线BL和/BL的电位随读出数据变化。
在读出放大电路SA将与读出数据对应的电压值供给位线对BL、/BL的状态下，如图5G所示，控制电路7根据列地址信号CA，使与读出对象的存储单元MC对应的列选择线CSL驱动至“H”电平(时刻t4)。于是，对应的输入输出门CSG被激活，从读出放大电路SA供给位线对BL、/BL的电压值被传递给数据输入输出线对IO、/IO。然后，传递给数据输入输出线对IO、/IO的电压值经输入输出电路3(图1)，作为输出数据DOUT被输出到半导体存储器件1的外部。
另外，如图5C所示，控制电路7在位线BL和/BL分别到达控制线驱动电位VBL或基准电位中的某一电位后的时刻t5，将位隔离线BLI驱动至“H”电平，为后述的校验写工作做准备。于是，图2所示的传输门TG被激活，存储器阵列8与读出放大电路SA再次被电连接。
(iii)校验写工作(读出数据的再写入工作)如上所述，在由存储晶体管STR构成的存储单元MC中，能产生读出干扰。因此，控制电路7进行控制，以便继读出工作之后，进行将读出数据再写入到读出对象的存储单元MC内的校验写工作。
如图5G所示，控制电路7在读出数据的输出完成后的时刻t6，将列选择线CSL驱动至“L”电平。于是，对应的输入输出门CSG被非激活，位线对BL、/BL与数据输入输出线对IO、/IO被电隔离。
接着，如图5B所示，在将与读出数据对应的电压值从读出放大电路SA供给位线对BL、/BL的状态下，控制电路7将与读出对象的存储单元MC对应的充电线CL驱动至“L”电平(基准电位)。于是，在存储单元MC的存储节点SN，再次形成与已读出的数据对应的空穴的积累状态，即进行读出数据的再写入。然后，控制电路7在再次形成存储单元MC的存储节点SN上的空穴的积累状态所需的时间经过后，将充电线CL驱动至“H”电平(电源电位VDD)，使之恢复到原来的状态。
最终，在校验写工作完成的时刻t7，控制电路7使各控制线恢复到读出工作前的状态。即，控制电路7如图5A所示，使字线WL和伪字线/DWL驱动至“L”电平；如图5D所示，使位线预充电线BLP驱动至“H”电平；如图5E和图5F所示，使读出放大器驱动线SON和/SOP分别驱动至“L”电平和“H”电平。
(校验写工作)图6A、图6B示出了用于更详细地说明校验写工作的时序图。
图6A示出了“1”数据被存储到存储单元MC内的情形。
图6B示出了“0”数据被存储到存储单元MC内的情形。
参照图6A，在读出工作期间和保持工作期间，与存储晶体管STR的栅电极连接的充电线CL被驱动至“H”电平。另外，在“1”数据被存储到存储单元MC内的情况下，存储节点SN被保持在积累了众多空穴的状态。此时，如果读出放大电路SA中的读出工作完成，则位线BL被驱动至“H”电平(控制线驱动电位VBL)，而位线/BL被驱动至“L”电平(基准电位)。
在此处，如果校验写工作开始，则充电线CL从“H”电平(电源电位VDD)被驱动至“L”电平(基准电位)。于是，存储晶体管STR暂时被非激活。伴随该充电线CL的电位降低，通过存储晶体管STR的栅电极与体区的电容耦合(以下，也称为“栅极耦合”)，存储节点SN的电位从“H”电平(电源电位VDD)向“L”电平(基准电位)降低。由此，在存储节点SN，生成空穴的积累量少的状态(空穴的积累量实质上为零的状态)。
另外，由于字线WL和位线BL的电位均为“H”电平(控制线驱动电位VBL)，所以存储单元MC的存取晶体管ATR(图3)被非激活。因此，节点PN成为浮置电位。
因此，在存储节点SN与源极线SL之间，产生相当于电源电位VDD的电位差。即，在图4所示的存储节点SN与杂质扩散区24的结面上，产生较高的电场。由于对存储晶体管STR的栅电极施加“L”电平的电位，所以存储晶体管STR为非激活状态，但产生从杂质扩散区24向存储节点SN的漏泄电流(空穴流)。这样的漏泄电流也称为GIDL(Gate Induced Drain Leakage栅极引发漏极泄漏电流)电流。
因此，在一次释出了空穴后的存储节点SN上，借助于来自源极线SL的GIDL电流，空穴的再积累开始。因此，存储节点SN的电位从“L”电平向“H”电平上升(期间α)。
在由GIDL电流引起的向存储节点SN的空穴注入充分地进行了以后，充电线CL从“L”电平被驱动至“H”电平。于是，存储晶体管STR再次被激活。而且，通过栅耦合的作用，存储节点SN的电位进一步上升(期间β)。
其后，字线WL和位线对BL、/BL被驱动至“L”电平，校验写工作完成。
另一方面，参照图6B，在“0”数据被存储到存储单元MC内的情况下，存储节点SN被保持在空穴的积累量少的状态。此时，如果读出放大电路SA中的读出工作完成，则位线BL被驱动至“L”电平(基准电位)，而位线/BL被驱动至“H”电平(控制线驱动电位VBL)。
在此处，与图6A的情形同样地，如果校验写工作开始，则充电线CL从“H”电平被驱动至“L”电平。伴随该充电线CL的电位降低，通过栅耦合的作用，存储节点SN的电位从“H”电平(电源电位VDD)向“L”电平(基准电位)降低。由此，在存储节点SN，生成空穴的积累量少的状态(空穴的积累量实质上为零的状态)。
另外，由于字线WL被驱动至“H”电平，而位线BL被驱动至“L”电平，所以存储单元MC的存取晶体管ATR(图3)被激活。因此，节点PN的电位成为字线WL的电位，即“L”电平(基准电位)。因此，不向存储节点SN注入空穴，存储节点SN的电位被维持在“L”电平。
其后，随着充电线CL从“L”电平被驱动至“H”电平，存储节点SN的电位上升了存储晶体管STR的正向的阈值电压部分，但与电源电位VDD相比，该上升部分很小，从而不会产生误写入的问题。进而，字线WL和位线对BL、/BL被驱动至“L”电平，校验写工作完成。
这样，本发明的实施方式1的半导体存储器件1在进行了对存储单元MC的读出工作后，进行该读出数据的再写入。
再有，在图5A～图5I和图6A、图6B的说明中，例示了在图2所示的存储器阵列8中对配置在第偶数列上的、即与位线BL连接的存储单元MC进行数据读出的情形，但对配置在第奇数列上的、即与位线/BL连接的存储单元MC也可同样地进行数据读出。在对配置在第奇数列上的存储单元MC进行数据读出的情况下，在上述的说明中，分别用字线/WL、伪字线DWL和充电线/CL来代替字线WL、伪字线/DWL和充电线CL。
(读出放大电路)如上所述，读出放大电路SA对位线BL与位线/BL之间所生成的电位差进行放大，并读出存储在存储单元MC内的数据。在本发明的实施方式1的半导体存储器件1中，在读出工作前采用对位线对BL、/BL供给基准电位的地-预充电(ground precharge)方式。因此，如上述的图5H和图5I所示，在读出工作刚开始后，位线BL和/BL的电位大致为基准电位。其结果是，在读出放大电路SA中会产生主体上进行工作的晶体管30A和30B(图2)难以激活的问题。
因此，在半导体存储器件1中，作为构成读出放大电路SA的晶体管30A和30B，最好采用栅电极与其体区进行电连接的栅-体直接耦合型晶体管。
图7示出了表示栅-体直接耦合型晶体管的一例结构的俯视图。
图7所示的栅-体直接耦合型晶体管包括在SOI衬底上所形成的n型杂质扩散区40和42；体区41；以及形成为T形的栅电极43。杂质扩散区40和42分别经接触45和46，与位线BL(或/BL)或其它晶体管进行电连接。另外，栅电极43经接触44a与位线BL(或/BL)进行电连接，并且也与在体区41上所形成的接触44b进行电连接。
利用这样的结构，可使栅电极43与体区41的电位一致。因而，与利用栅耦合使体区的电位改变的晶体管相比，上述晶体管可在较低的电位下激活，所以即使是位线BL和/BL中产生的电位较低的情形，也可进行稳定的读出工作。
图8A、8B示出了栅-体直接耦合型晶体管的另一例结构。
图8A示出了俯视图。
图8B是图8A中的VIII(b)-VIII(b)剖面图。
图8A、8B所示的栅-体直接耦合型晶体管包括在SOI衬底上所形成的n型杂质扩散区50和52；体区53；以及栅电极54。杂质扩散区50和52分别经接触56和57，与位线BL(或/BL)或其它晶体管进行电连接。另外，栅电极54经接触55与位线BL(或/BL)进行电连接。
如图8B所示，在作为半导体衬底的硅衬底60上，夹持作为绝缘层的埋入氧化层59而形成体区53。在栅电极54与体区53之间，形成栅氧化膜58。在此处，体区54在邻接的元件隔离绝缘膜61的硅衬底侧(纸面下部)也形成其一部分，进而，接触55以贯通元件隔离绝缘膜61的方式形成，与体区53进行电连接。
利用这样的结构，可使栅电极54与体区53的电位一致。因而，与利用栅耦合使体区的电位改变的晶体管相比，上述晶体管可在较低的电位下激活，所以即使是位线BL和/BL中产生的电位较低的情形，也可进行稳定的读出工作。
(页面存取工作)在上述的说明中，说明了任意地选择1条字线WL(或/WL)和1条列选择线CSL来进行对应的存储单元MC的数据读出的随机存取(random access)。然而，在图2所示的本发明的实施方式1的半导体存储器件1中，分别对与互不相同的位线对BL、/BL对应的至少2个以上的存储单元MC，也可执行逐次进行数据读出的页面存取。
特别是，这样的页面存取在从与同一行对应地被连续配置的多个存储单元MC中逐次读出数据的情况下是有效的。例如，在图形描绘处理等中，在与被显示在画面上的像素配置一致地将各像素数据存储到存储器阵列8中等情况下，通过应用这样的页面存取，可实现更高速的数据读出。即，由于被显示在画面上的像素数据遵照规定的规则和周期被扫描，所以在存储器阵列8上，对与同一行对应地被连续配置的多个存储单元MC可逐次进行数据读出的页面存取更为有效。
进而，在本发明的实施方式1的半导体存储器件1中，在读出工作后，执行校验写工作，但在页面存取中，一并执行对进行了读出工作的多个存储单元MC的校验写工作(读出数据的再写入)。
再次参照图2，说明作为页面存取工作的一例的、对与字线WL0连接并且分别与位线BL0、BL1、BL2和BL3连接的4个存储单元MC进行逐次的数据读出的情形。
图9A～图9I示出了页面存取中的工作时序图。
图9A示出了充电线CL0随时间的变化。图9B示出了字线WL0随时间的变化。图9C示出了位线BL0和/BL0随时间的变化。图9D示出了位线BL1和/BL1随时间的变化。图9E示出了位线BL2和/BL2随时间的变化。图9F示出了位线BL3和/BL3随时间的变化。图9G示出了列选择线CSL<3:0>随时间的变化。图9H示出了数据输入输出线IO和/IO随时间的变化。图9I示出了输出数据DOUT随时间的变化。
参照图2和图9A～图9I，如图9A所示，控制电路7(图1)将与配置了读出对象的存储单元MC的行对应的字线WL0驱动至“H”电平。接着，与图5D～图5F同样地，控制电路7将位线预充电线BLP、读出放大器驱动线对SON和/SOP分别驱动至“L”电平、“H”电平和“L”电平(未图示)。
于是，包括分别与位线对BL0、/BL0～位线对BL3、/BL3对应的4个读出放大电路SA的所有读出放大电路SA开始读出工作。即，各读出放大电路SA从被配置在存储器阵列8的第偶数列上的、位于最左端的存储单元MC起进行数据读出。
例如，在“0”数据被存储到与位线BL0和BL2连接的存储单元MC内、“1”数据被存储到与位线BL1和BL3连接的存储单元MC内的情况下，位线对BL0、/BL0～位线对BL3、/BL3的电位发生分别如图9C～图9F所示的随时间的变化。
如果各读出放大电路SA完成读出工作并将与读出数据对应的电压值供给对应的位线对BL0、/BL0～位线对BL3、/BL3，则控制电路7开始读出数据的输出工作。即，控制电路7使读出数据逐次地输出到数据输入输出线对IO、/IO。
具体地说，如图9G所示，控制电路7首先使列选择线CSL0驱动至“H”电平(期间R0)。于是，在位线对BL0、/BL0中所产生的电压值被传递到数据输入输出线对IO、/IO。接着，控制电路7使列选择线CSL1驱动至“H”电平(期间R1)。于是，在位线对BL1、/BL1中所产生的电压值被传递到数据输入输出线对IO、/IO。以下同样地，控制电路7使列选择线CSL2和CSL3逐次地驱动至“H”电平(期间R2和期间R3)。
于是，伴随列选择线CSL0～CSL3的逐次的选择驱动，图9H所示的电压信号出现在数据输入输出线对IO、/IO上。进而，输入输出电路3(图1)将数据输入输出线对IO、/IO的电压信号作为输出数据DOUT输出到半导体存储器件1的外部。因此，作为输出数据DOUT，输出图9I所示的电压信号。
如果上述那样的数据读出完成，则控制电路7在将充电线CL0驱动至“L”电平使各个存储单元MC的存储晶体管STR暂时非激活后，将充电线CL0驱动至“H”电平，使该存储晶体管STR再次激活。于是，对各读出放大电路SA一并执行校验写工作(期间VW)。即，由于充电线CL0被各存储单元MC所共有，所以与在对应的位线对BL、/BL上所产生的电压值对应的数据被再写入到各存储单元。再有，各存储单元MC中的校验写工作的详细说明如上所述，故不再重复。
如果校验写工作完成，则将字线WL0驱动至“L”电平，结束数据读出。
再有，根据从半导体存储器件1的外部给予的页面存取模式信号PMOD等，控制电路7被构成为可有选择地执行上述的随机存取和页面存取。
按照本发明的实施方式1，控制电路7进行控制，使得在存储单元MC的存储晶体管STR被激活的状态下，由读出放大电路SA进行读出工作，接着，进行控制，使得在将该存储晶体管STR暂时非激活后，使之再次激活，进行读出数据的再写入(校验写工作)。由此，可避免在数据读出时由噪声引起的对存储节点SN的误写入(干扰)，提高数据读出时的存储数据的保持性能。
另外，按照本发明的实施方式1，控制电路7进行控制，以便根据读出放大电路SA中的读出工作，使对应的传输门TG成为非导通状态，使对应的存储单元MC与工作中的读出放大电路SA电隔离。由此，由于可降低存在于存储器阵列8中的寄生电容的影响，所以可使读出放大电路SA的读出工作(放大工作)更加高速化。因而，可实现使数据读出更加高速化的半导体存储器件。
另外，按照本发明的实施方式1，除了以任意选择的1个存储单元MC为单位进行数据读出的随机存取外，还被构成为对与互不相同的位线对BL、/BL对应的至少2个以上的存储单元MC，可执行逐次进行数据读出的页面存取。在该页面存取中，一并执行读出数据对各存储单元MC的再写入(校验写工作)。由此，再从与同一行对应地被连续配置的多个存储单元MC中逐次读出数据等情况(例如，图形描绘处理)下，与以1个存储单元MC为单位重复读出工作和校验写工作的随机存取相比较，可实现更加高速的数据读出。
另外，按照本发明的实施方式1，用将栅电极与其体区进行电连接的栅-体直接耦合型晶体管构成读出放大电路SA。由此，即使是在读出工作前采用将基准电位提供给位线对BL、/BL的地-预充电方式的情况，也可避免读出放大电路SA的误工作。因而，可实现稳定的数据读出。
本发明的实施方式2的半导体存储器件的概略结构图由于与图1和图2所示的本发明的实施方式1的半导体存储器件相同，故不重复其详细的说明。再有，在本发明的实施方式2中，由于不管读出放大器的电路结构，故也可采用图2所示的读出放大器9以外的电路结构。另外，在本发明的实施方式2中，沟道形成区23相当于“沟道形成区”，杂质扩散区24相当于“第1杂质扩散区”，杂质扩散区22相当于“第2杂质扩散区”。
在本发明的实施方式2中，说明在存储单元MC存储“0”数据的状态、即存储节点SN的空穴积累量少的状态下的数据保持工作。
图10A、10B是用于说明存储单元MC在存储“0”数据时所发生的现象的图。
图10A示出了以电源电位VDD驱动源极线SL的情形。
图10B示出了以比电源电位VDD低的电位驱动源极线SL的情形。
如图6B中所示，在存储单元MC存储“0”数据的情况下，存储节点SN被保持在“L”电平(≈基准电位)。另一方面，如图10A所示，与存储节点相接的杂质扩散区24与源极线SL连接，供给电源电位VDD。因此，在存储节点SN与杂质扩散区24之间，产生相当于电源电位VDD的电位差。其结果是，在存储节点SN与杂质扩散区24的结面上所产生的较高的电场作用下，从杂质扩散区24向存储节点SN产生反向偏置的结漏泄电流。
借助于该结漏泄电流，来自杂质扩散区24(源极线SL)的空穴被注入到存储节点SN。借助于该空穴注入，存储节点SN的空穴积累量增大，接近存储“1”数据的状态。即，意味着在存储单元MC内“0”数据的破坏发生了。
因此，在采用图10A所示的存储单元MC的情况下，“0”数据遭到破坏前必须进行更新工作(存储数据的再写入)。再有，在存储单元MC中存储“1”数据的情况下，由于积累了足够的空穴，故难以发生数据破坏的问题。
可是，在更新工作中，由于执行对存储单元MC的数据读出和数据写入，所以即使在未进行存储器存取(数据读出和数据写入等)的期间、即保持工作期间，也消耗与更新工作的频度对应的功率。
因此，通过减少存储节点SN与杂质扩散区24之间的电位差，可延长“0”数据遭到破坏之前的时间、即数据保持时间。通过延长数据保持时间，可减少这样的更新工作的频度。
作为延长这样的数据保持时间的一个方法，如图10B所示，通过对源极线SL供给比电源电位VDD低的电位，可降低存储节点SN与杂质扩散区24之间的电场强度。再有，在图10B中，作为源极线SL的电位，例示了使用也被用作控制线驱动电位VBL的电源电位VDD的半值(1/2VDD)的情形。
这样，通过降低经源极线SL供给杂质扩散区24的电位，可降低存储节点SN与杂质扩散区24之间的电位差，抑制更新工作的频度。
图11是用于说明因源极线SL的电位降低致使存储单元MC的数据保持性能提高的图。图11是在图2所示的存储器阵列8中按照提供给源极线SL的不同电位将从存储单元MC流到对应的位线BL的读出电流值随时间的变化作图而成的曲线图。
参照图11，在提供给源极线SL的电位为电源电位VDD的情况下，从存储了“0”数据的存储单元MC流到位线BL的读出电流在约0.1[s]处开始增加。然后，该读出电流值在0.2～0.3[s]左右变得与来自存储了“1”数据的存储单元MC的读出电流值相等。因此，对该存储单元MC，可以说必须在约0.1[s]周期以内进行更新工作。
另一方面，在将提供给源极线SL的电位降低至1/2VDD的情况下，从存储了“0”数据的存储单元MC流到位线BL的读出电流在约1[s]的期间不增加，维持该电流值。即，通过将提供给源极线SL的电位降低至1/2VDD，可将更新工作的周期从0.1[s]延长至1[s]。这意味着可将更新工作的频度抑制到1/10。
再有，存储了“1”数据的存储单元MC的读出电流值不管源极线SL的电位如何，都产生大致相等的时间变化。
因此，在本发明的实施方式2的半导体存储器件中，除了可执行存储器存取(数据读出和数据写入等)的“常规模式”外，还有停止存储器存取以延长数据的保持时间的“数据保持模式”。再有，“数据保持模式”可根据从半导体存储器件的外部给予的控制信号等有选择地被执行。
图12A、图12B示出了“常规模式”和“数据保持模式”中的工作时序。再有，在图12A、图12B中，例示了在图2所示的存储器阵列8中对被配置在第偶数列上的、即与位线BL连接的存储单元MC进行数据读出的情形。
图12A示出了“1”数据被存储到存储单元MC内的情形。
图12B示出了“0”数据被存储到存储单元MC内的情形。
参照图12A、图12B，在按“常规模式”工作的情况下，分别执行与上述的图6A、图6B同样的工作。
然后，如果从半导体存储器件的外部输入指示“数据保持模式”的控制信号，则控制电路7(图2)进行控制，以便将提供给源极线SL的电位从电源电位VDD降低至1/2VDD。
如图12A所示，在“1”数据被存储到存储单元MC内的情况下，借助于与杂质扩散区24的电容耦合，存储节点SN的电位稍许降低。然而，如果通过指示“数据保持模式”的控制信号的终结，或者指示“常规模式”的新的控制信号的输入，而使源极线SL的电位恢复至电源电位VDD，则存储节点SN的电位也上升至原来的电位。因此，即使在“数据保持模式”结束后，仍可继续“数据保持模式”开始前的工作。
另一方面，如图12B所示，在“0”数据被存储到存储单元MC内的情况下，存储节点SN的电位不受影响。因此，如果“数据保持模式”结束，源极线SL的电位恢复至电源电位VDD，则可继续“数据保持模式”开始前的工作。
这样，通过降低提供给源极线SL的电位，移至“数据保持模式”；通过返回到原来的电位，可恢复到“常规模式”，从而可比较容易地实现根据控制信号来有选择地执行数据保持模式的结构。
如上所述，在“数据保持模式”中，虽然不能执行存储器存取，，但可抑制更新工作的功耗，从而降低功耗的要求可适用于对存取速度(处理速度)的要求优先那样的用途(例如，移动终端等)。
再有，在上述的说明中，虽然例示了将提供给充电线CL的电源电位VDD降低至1/2VDD的结构，但该电位值不受限制。即，通过将“常规模式”中的充电线CL的电位值降低至更低的任意电位值，可延长数据保持时间。
按照本发明的实施方式2，降低在存储晶体管STR的存储节点SN与杂质扩散区24之间的电位差，抑制从杂质扩散区24流向存储节点SN的反向偏置的结漏泄电流。由此，可延长存储单元MC中的数据保持时间，从而可延长更新周期。因而，可抑制更新工作的频度，降低整个半导体存储器件的功耗。
另外，按照本发明的实施方式2，通过降低经源极线SL供给的电位，可执行数据保持模式。由于源极线SL被多个存储单元MC所共有，所以即使是由多个存储单元MC构成的半导体存储器件，使电位降低的源极线SL的数目也比较少。因此，可较为简化用于使提供给源极线SL的电位降低的电路，可通过维持电路面积不变而实现数据保持模式。
(变形例)在本发明的实施方式2中，作为降低存储节点SN与杂质扩散区24之间的电位差的一例，说明降低提供给源极线SL的电位的结构。
另一方面，在本发明的实施方式2的变形例中，说明通过对形成有存储节点SN的SOI衬底供给规定电位，以降低存储节点SN与杂质扩散区24之间的电位差的结构。
参照图13，本发明的实施方式2的变形例的存储单元与在图4所示的本发明的实施方式1的存储单元MC中可对硅衬底11供给衬底电位VSUB而被构成的存储单元等效。再有，一般来说，构成同一存储器阵列的多个存储单元在同一硅衬底上形成。因此，即使是配置有多个存储单元的半导体存储器件，只要仅将衬底电位VSUB的供给源(电源电路)与硅衬底11的至少1个部位进行电连接即可。
按照这样的结构，硅衬底11的电位上升至所供给的衬底电位VSUB。于是，起因于存储节点SN与硅衬底11之间的电容耦合，维持在浮置电位的存储节点SN的电位也上升。另一方面，在杂质扩散区24与硅衬底11之间虽然也存在电容耦合，但由于对杂质扩散区24经源极线SL供给电源电位VDD，所以不发生因与硅衬底11之间的电容耦合而造成的电位上升。
即，存储节点SN的电位上升，而杂质扩散区24的电位却不变，从而可降低存储节点SN与杂质扩散区24之间的电位差。由此，可延长数据保持时间，减少更新工作的频度。
在本发明的实施方式2的变形例中，如果接收到指示“数据保持模式”的控制信号，则将衬底电位VSUB提供给硅衬底11；如果接收到指示“数据保持模式”终结的控制信号，则截断提供给硅衬底11的衬底电位VSUB。由于其它各点与上述本发明的实施方式2相同，故不重复其详细的说明。
按照本发明的实施方式2的变形例，通过将衬底电位VSUB提供给形成有存储单元MC的半导体衬底，从而可执行数据保持模式。一般来说，由于在同一半导体衬底上形成许多存储单元MC，所以即使是由多个存储单元MC构成的半导体存储器件，成为供给衬底电位VSUB的对象的半导体衬底的数目也很少。因此，可较为简化用于将衬底电位VSUB提供给半导体衬底的电路，可通过维持电路面积不变而实现数据保持模式。
虽然详细地说明并揭示了本发明，但这仅仅是例示性的，而非限定性的，可以清楚理解的是，发明的宗旨和范围仅由所附权利要求的范围所限定。
权利要求
1.一种半导体存储器件，其中，具备多个存储单元，被配置成矩阵状；位线，与配置有上述多个存储单元的各列对应地设置；读出放大电路，与由上述位线构成的位线对的各对对应地设置；以及控制电路，上述各存储单元包括存储晶体管，具有用于积累与数据对应的电荷量的存储节点；以及存取晶体管，与上述存储晶体管串联连接，而且，上述各存储单元被构成为连接在对应的上述位线与源极线之间，根据积累于上述存储节点的电荷量，改变流过该位线的电流值，上述读出放大电路在根据从上述存储单元流到对应的上述位线的电流值而读出该存储单元的数据后，将与读出数据对应的电压值提供给该位线对，上述控制电路进行控制，使得在读出对象的上述存储单元的上述存储晶体管被激活的状态下，由与该存储单元对应的上述读出放大电路进行读出工作，接着，使得进行该读出数据对该存储单元的再写入。
2.如权利要求1所述的半导体存储器件，其中，上述控制电路在进行该读出数据对上述存储单元的再写入的情况下，在将该存储单元的存储晶体管暂时非激活后，使之被再次激活。
3.如权利要求1所述的半导体存储器件，其中，上述半导体存储器件还具备传输门，插入到上述位线对的各对中，能将上述读出放大电路与对应的上述存储单元电连接或电隔离，上述控制电路进行控制，使得根据上述读出放大电路中的读出工作，使对应的上述传输门成为非导通状态，使对应的上述存储单元与该读出放大电路电隔离。
4.如权利要求1所述的半导体存储器件，其中，上述半导体存储器件还具备伪单元，连接在上述多条位线的各条与参考电位之间，上述读出放大电路根据流过上述读出对象的存储单元的电流与流过上述伪单元的电流的比较，来读出数据，其中该伪单元连接于在与该存储单元对应的位线之间构成上述位线对的另一条位线上。
5.如权利要求1所述的半导体存储器件，其中，上述半导体存储器件还具备字线对，与配置有上述多个存储单元的各行对应地设置；输入输出门，被构成为插入到上述位线对的各对中，能将对应的上述读出放大电路与数据输入输出线电连接或电隔离；以及列选择线，与上述输入输出门的各个对应地设置，构成上述字线对的字线被对应的上述存储单元之中分别为第偶数列的存储单元和第奇数列的存储单元的存取晶体管所共有，上述控制电路被构成为能任意选择1条上述字线和1条上述列选择线，以执行从对应的上述存储单元读出数据的随机存取。
6.如权利要求5所述的半导体存储器件，其中，上述控制电路被构成为能分别对与互不相同的位线对对应的至少2个以上的上述存储单元，执行逐次进行读出工作的页面存取，在上述页面存取中，对进行了读出工作的上述至少2个以上的存储单元一并执行各读出数据的再写入。
7.如权利要求6所述的半导体存储器件，其中，上述控制电路被构成为能根据控制信号而有选择地执行上述随机存取和上述页面存取。
8.如权利要求1所述的半导体存储器件，其中，上述存储单元包括第1沟道形成区，构成上述存储晶体管；第1和第2杂质扩散区，夹持上述第1沟道形成区而对置；上述存储晶体管的栅电极，接近上述第1沟道形成区而配置；第2沟道形成区，构成上述存取晶体管；第3杂质扩散区，夹持上述第2沟道形成区而与上述第2杂质扩散区对置；以及上述存取晶体管的栅电极，接近上述第2沟道形成区而配置，上述存储节点被形成为在配置有上述存储晶体管的栅电极的一侧的相反侧与上述第1沟道形成区相接。
9.如权利要求1所述的半导体存储器件，其中，上述读出放大电路被构成为包括第1～第4晶体管，上述第1和第2晶体管串联连接，并且其连接节点连接于对应的上述位线对之中的一条位线上，上述第3和第4晶体管串联连接，并且其连接节点连接于该位线对之中的另一条位线上，该另一条位线还连接于上述第1和第2晶体管的栅电极上，该一条位线还连接于上述第3和第4晶体管的栅电极上，上述第2和第4晶体管的每个都被构成为其栅电极与其体区电连接。
10.一种半导体存储器件，其中，具备多个存储单元，被配置成矩阵状；位线，与配置有上述多个存储单元的各列对应地设置；源极线，用于将规定电位提供给上述多个存储单元的每一个；以及控制电路，上述各存储单元包括存储晶体管，具有用于积累与数据对应的电荷量的存储节点，上述存储晶体管包括沟道形成区；第1和第2杂质扩散区，夹持上述沟道形成区而对置；以及栅电极，接近上述沟道形成区而配置，上述存储节点被形成为在配置有上述栅电极的一侧的相反侧与上述沟道形成区相接，上述源极线与上述第1杂质扩散区电连接，上述控制电路被构成为能执行降低上述存储节点与上述第1杂质扩散区的电位差的数据保持模式。
11.如权利要求10所述的半导体存储器件，其中，上述控制电路通过控制成降低经上述源极线提供给上述存储单元的电位，从而降低上述第1杂质扩散区与上述沟道形成区的电位差。
12.如权利要求10所述的半导体存储器件，其中，上述沟道形成区以及上述第1和第2杂质扩散区夹持绝缘层而在半导体衬底上形成，上述控制电路通过控制成将规定电位提供给上述半导体衬底，从而降低上述第1杂质扩散区与上述沟道形成区的电位差。
13.如权利要求10所述的半导体存储器件，其中，上述控制电路被构成为能根据控制信号来有选择地执行上述数据保持模式。
14.一种半导体存储器件，其具备多个存储单元，被配置成矩阵状，其中上述多个存储单元的每个都包括串联连接的存取晶体管和存储晶体管，上述存取晶体管和上述存储晶体管的每个都具有形成于以夹持绝缘层的方式在半导体衬底上形成的硅层中的第1和第2杂质区、配置于上述第1和第2杂质区之间的体区、以及形成于上述体区上的栅电极区；多条位线，与上述多个存储单元的列对应地设置，连接于对应的存储单元的上述存取晶体管的第1杂质区上；多条源极线，与上述多个存储单元的行对应地设置，连接于对应的存储单元的上述存储晶体管的第2杂质区上；多条字线，与上述多个存储单元的行对应地设置，连接于对应的存储单元的上述存取晶体管的栅电极区上；多条充电线，与上述多个存储单元的行对应地设置，连接于对应的存储单元的上述存储晶体管的栅电极区上；多个读出放大器，与形成上述位线的对的多个位线对相对应地设置，对来自选中的存储单元的读出数据进行检测放大；数据线对，有选择地与上述多个位线对进行连接；以及多个输入输出门，设置在上述多个位线对与上述数据线对之间，通过列选择信号的激活而导通，其中，该列选择信号用于从上述多个位线对之中选择与上述数据线对连接的位线对，在数据读出工作时，在与选中的存储单元相对应的字线的激活期间中，包括与上述选中的存储单元相对应的列选择信号的激活期间、以及上述列选择信号的激活期间后的充电线的非激活期间。
15.如权利要求14所述的半导体存储器件，其中，使上述多个读出放大器激活的读出放大器激活信号，在上述字线的激活后并且在上述列选择信号的激活前被激活，在上述充电线的非激活期间后被非激活。
16.如权利要求14所述的半导体存储器件，其中，上述多个存储单元包括伪单元，在对来自选中的存储单元的读出数据进行检测时，成为比较对象，在上述数据读出工作时，上述位线对的一条中流过与选中的存储单元的存储数据相对应的电流，而另一条中流过与上述伪单元的存储数据相对应的电流，通过对应的读出放大器来检测出电流差。
全文摘要
在“1”数据被存储到存储单元MC内的情况下，如读出工作完成，则位线BL被驱动至“H”电平(控制线驱动电位VBL)，位线/BL被驱动至“L”电平(基准电位)。如校验写工作开始，则充电线CL从“H”电平(电源电位VDD)被驱动至“L”电平(基准电位)。在暂时释放了空穴后的存储节点SN上，借助于来自源极线SL的GIDL电流，开始空穴的再积累，存储节点SN的电位向“H”电平上升(期间α)。如充电线CL从“L”电平被驱动至“H”电平，则存储节点SN的电位进一步上升(期间β)。
文档编号G11C11/4091GK101071629SQ20071010291
公开日2007年11月14日 申请日期2007年5月11日 优先权日2006年5月11日
发明者森下玄, 有本和民 申请人:株式会社瑞萨科技