专利名称：芯片输出电流的调整装置与方法
技术领域：
本发明涉及一种电流的调整装置与方法，特别是一种芯片输出电流的调 整装置与方法。
背景技术：
一般来说，动态随机存取存储器(Dynamic Random Access Memory, DRAM) 的设计上可分为SDR DRAM与DDR DRAM等数种。其中，SDR DRAM的数据，可 在每个时钟周期存取一次，例如在时钟的正缘传送一次数据组。因此，SDR DR雄称为单倍速数据传输(single data rate, SDR )存储器模块。此外针对 DDR DRAM而言，其与SDR DRAM同样为动态随机存取存储器，但DDR DRAM对 数据的存取乃是采用一种双倍速数据传输(double data rate, DDR)的技术。 通过双倍速数据传输撷取的技术，DDR DRAM可在一个时钟周期中传送两次数 据组，也就是在时钟的正缘与负缘各传送一次，而时钟周期的正缘称为上升 时间(rising time);时钟周期的负缘称为下降时间(fal 1 ing time)。其中， 在DDR DRAM的应用中，须注意的一点为，上升时间与下降时间要维持近乎一 致，否则将造成工作周期(duty cycle)的失真(亦即，duty cycle不为50%)， 进而影响到上升时间与下降时间的时钟裕量(timing margin)。因此，要维持 上升时间与下降时间近乎一致，须调整充电电流与放电电流，也就是芯片中 的驱动电路的输出电流需进行适当地校正(calibration)。
在公知校正输出电流的方法中，通常需外挂电阻于印刷电路板(Printed Circuit Board, PCB)上，以供芯片进行电流效正。然而，此方式不^又需增加 一个外挂电阻且需耗费额外的接脚才能达成校正的动作。如此，将增加成本 的花费，对于半导体芯片微小化的趋势来说，芯片中每一个接脚皆极为珍贵， 因此亟需提出新的校正方式以解决公知技术的不足。
发明内容
有鉴于此，本发明提出一种芯片输出电流的调整装置与方法。本发明所提出的装置与方法，可省去外部的电阻，并完成芯片所输出的驱动电流的控 制。
本发明提出一种芯片输出电流的调整装置包含 一驱动电路，用以依据 一控制信号以输出一驱动电流，其中该驱动电流流至另一芯片中的一参考电 阻以产生一输出电压；以及一检测电路，耦接至该驱动电路，用以检测该输 出电压与一参考电压以产生该控制信号；其中，该控制信号控制该驱动电路 中的丽0S晶体管或PM0S晶体管的一并联数目，以调整该驱动电流的电流量。
本发明亦提出一种芯片输出电流的调整方法，包含下列步骤依据一控 制信号以输出一驱动电流，其中该驱动电流系流至另一芯片中的一参考电阻 以产生一输出电压；以及;f企测该输出电压与一参考电压以产生该控制信号； 其中，该控制信号控制NM0S晶体管或PM0S晶体管的一并联数目，以调整该 驱动电流的电流量。
有关本发明的较佳实施例及其功效，兹配合
如下。
图1:本发明第一实施例示意图。 图2:本发明第二实施例示意图。 图3:本发明第三实施例示意图。 图4:本发明电流调整方法流程图。
主要组件符号说明
雨:工作电压
10晶粒终端电阻
20数据信号接脚
30检测电路
32输入端
34输出端
36比较器
361:PM0S用比较器
362:腿0S用比较器
38逻辑控制电路381:PM0S用逻辑控制电3各
382:NM0S用逻辑控制电路
40:驱动电路
42:PM0S
44:NM0S
具体实施例方式
首先，请参照图1，该图所示为本发明第一实施例的示意图。第一实施例
中存储器输出电流的调整装置包含晶粒终端电阻10、数据信号(DQ)接脚20、 检测电路30与驱动电路40,其中，检测电路30更包含一比较器36与一逻 辑控制电路38;检测电路30与输出驱动电路40设置于一存储器控制芯片中， 而晶粒终端电阻10设置于一存储器芯片中。
电子工程设计发展联合协会(JEDEC)，规定许多电子工程上相关的规范， 其中关于存储器，例如DDR2方面，晶粒终端电阻(on die termination, 0DT) 为JEDEC所规定存储器中须拥有的组件之一。晶粒终端电阻主要为DDR信号 的终端器，以维持信号的完整性，及提高系统的稳定性。随着存储器的速度 日益提升，晶粒终端电阻直接移进存储器内，可缩短路程，减少存储器的工 作时间。此外，晶粒终端电阻技术的另一项优点是，能降低存储器高速运作 下的回授，提高存储器效能及时钟的极限值。
因此，依据本发明的一实施例，通过存储器芯片中内建的电阻，晶粒终 端电阻(0DT)，用以提供电流校正所需的电阻。如此，透过内建的晶粒终端电 阻，用以校正存储器控制端的电流输出，不需于存储器模块旁多增加一颗电 阻，如此可减少印刷电路板(传统作法，会将外加电阻另外焊接于一块印刷电 路板上，以供校正用)与外加电阻的成本。
于第一实施例中，利用存储器芯片内建的晶粒终端电阻(ODT),提供参考 电阻值。于此，参考电阻值可为50欧姆，但不以此为限。此外，第二芯片可 为动态随机存取存储器芯片(DRAM)。
再者，依据本发明之一实施例，提出利用存储器芯片现有的数据信号接 脚(Data pin)或时钟信号接脚(Clock Pin)，来取代传统技术中需额外增加 的接脚(底下以数据信号接脚为例作说明)。以8 bit存储器而言，数据信号 接脚为DQQ DQ7 ; 16 bit存储器而言，数据信号接脚为DQ。 DQ15，而只需取其中一支DQ接脚，即可进行输出电流的校正。如此，可解决传统技术中， 如果存储器控制端没有多余接脚可供使用时所产生的问题，同时也解决需增 加 一额外接脚的成本花费。
于第一实施例中，数据信号(DQ)接脚20—端耦接至晶粒终端电阻10，另 一耦接至接驱动电路(output driver)40。且数据信号接脚20会输出驱动电 流，而驱动电流可用以驱动存储器而存取数据。其中，当驱动电流流经参晶 粒终端电阻10时，于晶粒终端电阻IO上会产生输出电压。
检测电路30包含比较器36及逻辑控制电路38。比较器36具有输入端 32与输出端34。其中，输入端32接收晶粒终端电阻10上的输出电压与参考 电压，用以比较输出电压与参考电压，以输出逻辑值，而输出端34连接逻辑 控制电路38。逻辑控制电路38耦接至比较器36，用以依据该逻辑值以产生 控制信号，并将该控制信号传送至驱动电路40。其中，上述的逻辑控制电路 38可为有限状态机(Finite State Machine)。
于此，参考电压为可程序化的参考电压。其中，参考电压可为l/2工作 电压(Vdd)、 3/4工作电压或1/4工作电压，于后将有更详细的说明，而参考 电压并不以上述为限。
驱动电路40本身具有电阻值，晶粒终端电阻IO提供一参考电阻值，而 检测电路30输入端32所接收的输出电压，即为驱动电路40与晶粒终端电阻 IO所组成的线路中，晶粒终端电阻10的分压。所以，参考电压可设定为驱 动电路40与晶粒终端电阻10的线路，两者平均分压后的电压值。因此，检 测电路30会比较输出电压与参考电压，用来调整数据信号接脚20所输出的 驱动电流。也就是说，当检测电路30比较输出电压与参考电压，发现两电压 值不同时，便会由输出端34发出逻辑值。而逻辑控制电路38便依据该逻辑 值产生控制信号予驱动电路40，可让数据信号接脚20输出不同的驱动电流 值。当不同的驱动电流值再流经晶粒终端电阻10时，即会产生不同的输出电 压，此时透过检测电路30，再将新的输出电压与参考电压做比较，重复上述 动作，而对数据信号接脚20所输出的驱动电流^:调整。而当输出电压与参考 电压近乎一致时，表示驱动电路40的电阻值与晶粒终端电阻10的参考电阻 值近乎相同，如此数据信号接脚20所输出的驱动电流，即为所需的存储器驱 动电;充。
另外，如图l所示，电流调整装置设置于存储器控制芯片中，而存储器控制芯片具有校正模式与工作模式。当存储器控制芯片操作于校正模式时，
电流调整装置被使能(enable)。相对的，当存储器控制芯片操作于工作模式 时，电流调整装置被禁止(disable)。因此，于初始状态时，存储器控制芯片 系先操作于校正模式，即，电流调整装置进行存储器控制芯片的输出电流校 正，经过一预定时间后，存储器控制芯片进入工作模式，此时，存储器控制 芯片则对存储器芯片进行数据存取，如此，可通过存储器控制芯片不同模式 的切换，来启动电流调整装置的运作。
请参照图2，该图所示为本发明第二实施例示意图。第二实施例中更清 楚说明驱动电路40包含至少一个PMOS 42与至少一个画OS 44。于第二实施 中，多个PMOS 42彼此间互相并联，而多个画OS 44彼此间同样互相并联， 且每一个PMOS 42与每一个画OS 44彼此间为串连。
当时钟周期为正缘也就是位于上升时间时，PMOS 42为on属于充电状态， 此时NMOS 44为off;相对的，当时钟周期为负缘也就是位于下降时间时， 丽OS 44为on属于放电状态，此时PMOS 42为off。于此，将对充电状态与 放电状态，分别说明如下。
当处于充电状态时，由于PM0S 42为on而丽0S 44为off，所以此时所 需调整即为PM0S 42的并联电阻值。假设晶粒终端电阻10所提供的参考电 阻值为50欧姆；工作电压(Vdd)为1. 8伏特；由于晶粒终端电阻10—端接地， 所以参考电压设为1/2工作电压，即0. 9伏特。理想状态下，当PM0S 42的 并联电阻值近乎50欧姆，此时数据信号接脚20所输出的驱动电流流经晶粒 终端电阻10时，由于PM0S 42的并联电阻值与晶粒终端电阻10的参考电阻 值近乎相同，分压后的结果将造成晶粒终端电阻10上的输出电压会近乎1/2 工作电压，也就和参考电压近乎一致。
然而实际状况由于半导体制程量产上的诸多因素，会导致PM0S 42的并
联电阻值无法如预期中准确，这也就是为何存储器控制端在使用前必须先做 校正的原因。续参照图2，假设数据信号接脚20所输出的驱动电流流经晶粒 终端电阻10后，所产生的输出电压为1. 0伏特。此时，；险测电^各30的输入 端32接收到输入电压(1. 0 V)后，与参考电压(O. 9 V)做比较，发现输入电压 大于参考电压，也就是说晶粒终端电阻10的参考电阻值大于PM0S 42的并联 电阻值。此时，检测电路30的输出端34会发出逻辑值，而逻辑控制电路38 便依据该逻辑值产生控制信号予驱动电路40。以目前的例子而言，由于PM0S42的并联电阻值偏小，所以会控制关掉其中几个PM0S 42来提高整体PM0S 42 的并联电阻值。此时，由于PM0S 42的并联电阻值改变，因此数据信号接脚 20所输出的驱动电流也跟着改变，调整后的驱动电流再流经晶粒终端电阻10 的输出电压也跟着改变。再通过检测电路30比较调整后的输出电压与参考电 压，再进一步调整PMOS 42的并联电阻值，反复上述步骤直到PM0S 42的并 联电阻值近乎等于参考电阻值。而此时便完成驱动电路40中充电状态的驱动 电流校正。
另一方面于放电状态下，丽OS 44为on而PM0S 42为off，调整方式与 上述充电状态类似，差别在于放电状态所调整的为画0S 44的并联电阻值， 进而达成驱动电^各40中充电状态的驱动电流校正。
由上述说明可整理出，检测电路30分别调整PM0S 42与NM0S 44的并 联数量，藉以分别调整PMOS 42与画0S 44的并联电阻值，进而调整数据信 号接脚20所输出的驱动电流。
此外，参考电压亦可设计为一可程序化的参考电压，即，若晶粒终端电
阻10 —端不接地或发生制程飘移时，可通过使用者改变参考电压值以完成正
确的llT出电流才交正。
请参照图4，本发明第三实施例示意图。上述第二实施例中，晶粒终端 电阻10—端接地，因此参考电压设为1/2工作电压。而实际应用上，晶粒终 端电阻10 —端并大部份接1/2工作电压，所以第三实施例-说明晶粒终端电阻 10—端连接1/2工作电压的情形。第三实施例中，PMOS 42到晶粒终端电阻 10的线路中，PMOS 42连接Vdd而晶粒终端电阻10连接1/2Vdd，所以参考
电压设为3/4Vdd (~^Vdd)。相对的，丽0S 44到晶粒终端电阻10的线路
中，丽0S 42接地而晶粒终端电阻10连接1/2Vdd,所以参考电压设为lMVdd。 由图3所示，第三实施例具备两个比较器，分别为PMOS用比较器361 与NMOS用比较器362。同时也具备两个逻辑控制电路，分别为PMOS用逻辑 控制电路381与丽OS用逻辑控制电路382。其中，PMOS用比较器361接收的 参考电压为3/4工作电压，且透过PMOS用逻辑控制电路381负责调整PMOS42 的并联电阻值，进而调整充电状态的驱动电流。丽OS用比较器362接收的参 考电压为1/4工作电压，且透过薩OS用逻辑控制电路382负责调整丽OS " 的并联电阻值，进而调整放电状态的驱动电流。
请参照图4，本发明电流调整方法流程图的一实施例，适用于一第一芯片中，包含下列步骤。
步骤S10:依据控制信号以输出驱动电流，其中驱动电流流至第二芯片 中的参考电阻以产生输出电压。于此，第一芯片可为控制芯片，而第二芯片 可为存储器芯片或动态随机存取存储器芯片(DRAM)。
其中，参考电阻依据本发明的一实施例，为一晶粒终端电阻(ODT)，其 设置于一存储器芯片中，因此不需额外增加一个外部电阻。且驱动电流流经 存储器芯片的数据信号接脚(Data Pin)或时钟信号接脚(Clock Pin)。
步骤S20:检测输出电压与参考电压以产生控制信号，而该控制信号控 制應0S晶体管或PM0S晶体管的并联数目，以调整驱动电流的电流量。其中， 该参考电压为可程序化的参考电压。或者，上述的第一芯片具有一工作电压， 而该参考电压实质上等于1/2工作电压。
上述的步骤S20更可包含下列步骤比较输出电压与参考电压，以输出 一逻辑值；依据该逻辑值以产生该控制信号。
虽然本发明的技术内容已经以较佳实施例揭露如上，然其并非用以限定 本发明，任何熟习此技术的人员，在不脱离本发明的精神所作些许的更动与 润饰，皆应涵盖于本发明的范畴内，因此本发明的保护范围当视所附的权利 要求的范围所界定者为准。
权利要求
1. 一种电流调整装置，设置于一第一芯片中，该电流调整装置包含一驱动电路，用以依据一控制信号以输出一驱动电流，其中该驱动电流流至一第二芯片中的一参考电阻以产生一输出电压；和一检测电路，耦接至该驱动电路，用以检测该输出电压和一参考电压以产生该控制信号；其中，该控制信号控制该驱动电路中的NMOS晶体管或PMOS晶体管的一并联数目，以调整该驱动电流的电流量。
2. 如权利要求1所述的电流调整装置，其中该检测电路包含 一比较器，用以比较该输出电压与该参考电压，以输出一逻辑值；和 一逻辑控制电路，耦接至该比较器，用以依据该逻辑值以产生该控制信号。
3. 如权利要求2所述的电流调整装置，其中该逻辑控制电路是一有限状 态机。
4. 如权利要求1所述的电流调整装置，其中该第一芯片具有一校正模式 与一工作模式；当该第一芯片操作于该校正模式时，该电流调整装置被使能； 以及当该第一芯片操作于该工作模式时，该电流调整装置被禁止。
5. 如权利要求1所述的电流调整装置，其中该参考电压为一可程序化的 参考电压。
6. 如权利要求1所述的电流调整装置，其中该第一芯片为一控制芯片， 该第二芯片为一存储器芯片。
7. 如权利要求6所述的电流调整装置，其中该驱动电流是流经该存储器 芯片的一数据信号接脚或一时钟信号接脚。
8. 如权利要求1所述的电流调整装置，其中该参考电阻是一晶粒终端电阻。
9. 如权利要求1所述的电流调整装置，其中该驱动电路操作于一工作电 压，该参考电压实质上等于该1/2工作电压。
10. 如权利要求1所述的电流调整装置，其中该第二芯片为一动态随机存 取存储器芯片。
11. 一种电流调整方法，适用于一第一芯片中，该电流调整方法包含 依据一控制信号以输出一驱动电流，其中该驱动电流流至一第二芯片中的一参考电阻以产生一输出电压；以及检测该输出电压与一参考电压以产生该控制信号；其中，该控制信号控制NMOS晶体管或PMOS晶体管的一并联数目，以调整 该驱动电流的电流量。
12. 如权利要求11所述的电流调整方法，其中检测步骤更包含 比较该输出电压与该参考电压，以输出一逻辑值；以及 依据该逻辑值以产生该控制信号。
13. 如权利要求11所述的电流调整方法，其中该参考电压为一可程序化的 参考电压。
14. 如权利要求11所述的电流调整方法，其中该第一芯片为一控制芯片， 该第二芯片为一存储器芯片。
15. 如权利要求14所述的电流调整方法，其中该驱动电流流经该存储器芯 片的一数据信号接脚或一时钟信号接脚。
16. 如权利要求11所述的电流调整方法，其中该参考电阻为一晶粒终端电阻。
17. 如权利要求11所述的电流调整方法，其中该第一芯片具有一工作电 压，该参考电压实质上等于该1/2工作电压。
18. 如权利要求1所述的电流调整方法，其中该第二芯片为一动态随机存 取存储器芯片。
全文摘要
一种芯片输出电流调整装置和方法，其包含一驱动电路，用以依据一控制信号以输出一驱动电流，其中该驱动电流流至另一芯片中的一参考电阻以产生一输出电压；以及一检测电路，耦接至该驱动电路，用以检测该输出电压和一参考电压以产生该控制信号；其中，该控制信号被用来控制该驱动电路中的NMOS晶体管或PMOS晶体管的并联数目，以调整该驱动电流的电流量。
文档编号G11C11/407GK101471129SQ20071030546
公开日2009年7月1日 申请日期2007年12月28日 优先权日2007年12月28日
发明者陈逸琳 申请人:瑞昱半导体股份有限公司