反相器、操作反相器的方法以及包括反相器的逻辑电路的制作方法

专利名称：反相器、操作反相器的方法以及包括反相器的逻辑电路的制作方法
技术领域：
示例实施例涉及一种反相器、逻辑电路以及包括所述反相器的半导体装置。
背景技术：
在半导体集成电路(例如，动态随机存取存储器(DRAM)、静态随机存取存储器 (SRAM)、非易失性存储器、液晶显示(LCD)装置、有机发光装置)中，使用各种逻辑电路，例 如，NAND(与非)和N0R(或非)电路。反相器是逻辑电路的基本组件。
通常，Si类反相器是包括n沟道金属氧化物半导体(NM0S)晶体管和p沟道金属 氧化物半导体(PM0S)晶体管的互补金属氧化物半导体(CMOS)反相器。当Si层用作沟道 层时，可通过改变用于沟道层的掺杂元素的类型来更容易地形成NM0S晶体管或PM0S晶体 管，从而可容易地制造CMOS反相器。例如，通过用第三族元素(例如，硼(Be))掺杂Si层 来形成P沟道层。 然而，当使用氧化物半导体来形成沟道层时，由于氧化物半导体材料的特性使得 制造P沟道半导体会比较困难。也就是说，使用氧化物半导体形成的沟道层通常是n沟道 层。因此，当使用具有由氧化物半导体形成的沟道层的晶体管时，实现具有n沟道晶体管和 P沟道晶体管的反相器会比较困难。

发明内容
示例实施例包括一种增强/耗尽(E/D)型反相器。其他示例实施例包括一种操作 反相器的方法。示例实施例包括一种具有反相器的逻辑电路。 在下面的描述中将部分地阐明另外的方面，通过描述部分地将会变得清楚，或者 通过实施示例实施例可以了解。 根据示例实施例，一种反相器可包括负载晶体管；和连接到负载晶体管的驱动 晶体管，其中，负载晶体管和驱动晶体管中的至少一个具有调节负载晶体管或驱动晶体管 的阈值电压的双栅结构。 负载晶体管可以是耗尽型晶体管，驱动晶体管可以是具有双栅结构的增强型晶体 管。负载晶体管可以是具有双栅结构的耗尽型晶体管，驱动晶体管可以是增强型晶体管。负 载晶体管和驱动晶体管可以是氧化物薄膜晶体管(TFT)。 负载晶体管和驱动晶体管的沟道层可包括由Zn0类氧化物。负载晶体管和驱动晶 体管可以是顶栅晶体管，负载晶体管和驱动晶体管中的一个还可包括顶栅晶体管之下的底 栅。负载晶体管和驱动晶体管中的每一个可包括具有沟道区、源区和漏区的有源层。
负载晶体管和驱动晶体管中的每一个可包括沟道层、接触沟道层的第一端的源层 和接触沟道层的第二端的漏层。负载晶体管和驱动晶体管中的每一个可以是底栅晶体管， 负载晶体管和驱动晶体管中的一个还可包括底栅晶体管之上的顶栅。在负载晶体管或驱动 晶体管中的双栅结构的栅极可彼此分离。在负载晶体管或驱动晶体管中的双栅结构的栅极 可彼此电连接。负载晶体管和驱动晶体管可具有双栅结构。
根据示例实施例，一种逻辑电路可包括多个示例实施例的反相器。所述多个反相 器中的每一个的负载晶体管和驱动晶体管可以是顶栅晶体管，负载晶体管和驱动晶体管中 的一个还可包括顶栅晶体管之下的底栅，底栅与相应的顶栅分离，所述多个反相器中的每 一个的底栅可彼此电连接。 所述多个反相器中的每一个的负载晶体管和驱动晶体管可以是底栅晶体管，负载 晶体管和驱动晶体管中的一个还可包括底栅晶体管之上的顶栅，顶栅与相应的底栅分离， 所述多个反相器中的每一个的顶栅可彼此电连接。所述逻辑电路可包括NAND电路、N0R电 路、编码器、解码器、复用器(MUX)、解复用器(DEMUX)和感测放大器中的至少一个。负载晶 体管和驱动晶体管可具有双栅结构。 根据示例实施例，一种操作反相器的方法可包括提供负载晶体管和连接到负载 晶体管的驱动晶体管，其中，负载晶体管和驱动晶体管中的至少一个具有双栅结构；以及改 变具有双栅结构的至少一个晶体管的阈值电压。 改变阈值电压可包括将电压提供给具有双栅结构的晶体管的两个栅极中的至少 一个。驱动晶体管可具有双栅结构，改变阈值电压可包括将负(_)电压提供给驱动晶体管 的两个栅极中的一个。 驱动晶体管可具有双栅结构，改变阈值电压可包括将正(+)电压提供给驱动晶 体管的两个栅极。负载晶体管可具有双栅结构，改变阈值电压可包括将正(+)电压提供给 负载晶体管的两个栅极中的一个。所述方法还可包括在调节阈值电压之后将正常的操作 电压提供给反相器。负载晶体管和驱动晶体管可具有双栅结构。


通过下面结合附图进行的详细描述，将更清楚地理解示例实施例。图1至图16表 示在此描述的非限制性的示例实施例。
图1至图6是根据示例实施例的反相器的剖视图；
图7是根据示例实施例的反相器的电路图； 图8是示出包括在根据示例实施例的反相器中的双栅晶体管的栅电压(Vg)-漏电 流(Id)根据另一栅电压变化的曲线图； 图9是示出包括在根据示例实施例的反相器中的双栅晶体管的栅电压(Vg)-漏电 流(Id)变化的曲线图； 图IO是示出根据比较示例的单栅晶体管的栅电压(Vg)-漏电流(Id)变化的曲线 图； 图11是示出包括在根据示例实施例的反相器中的负载晶体管的栅电压(Vg)-漏 电流(Id)特性的曲线图; 图12是示出包括在根据示例实施例的反相器中的驱动晶体管的栅电压(Vg)-漏 电流(Id)特性的曲线图; 图13是示出根据示例实施例的反相器的输入电压(VI)-输出电压(V0)特性的曲 线图； 图14至图16是示出根据示例实施例的反相器的剖视图。 应该注意，这些附图旨在示出特定示例实施例中使用的方法、结构和/或材料的一般特性，并补充以下提供的描述。然而，这些示图不用于标定且不会精确地反映任何给定 实施例的精确结构或性能特性，并且不应被解释为限定或限制示例实施例包括的值或属性 的范围。例如，为了清晰，可以縮小或夸大分子、层、区域和/或结构元件的相对厚度和位 置。在不同的附图中使用相似或相同的标号来指示存在相似或相同的元件或特征。
具体实施例方式
现在，将参照示出多个示例实施例的附图来更全面地描述各种示例实施例。这里 公开了详细说明的示例实施例。然而，这里公开的具体结构和功能细节仅是为了描述示例 实施例的典型示例。然而，示例实施例可以以许多替换的形式来实现，而不应解释为仅限于 在此阐述的示例实施例。 因此，尽管示例实施例能够具有各种修改和替换形式，但在附图中通过举例示出 了其实施例并在此进行详细描述。然而，应该理解，不是将示例实施例限制于公开的特定形 式，相反，示例实施例覆盖落入示例实施例范围的所有修改形式、等同物和替换物。贯穿附 图的描述，相同的标号指示相同的元件。 应该理解的是，尽管在这里可使用术语第一、第二等来描述不同的元件，但是这些 元件并不受这些术语的限制。这些术语仅是用来将一个元件与另一个元件区分开来。例如， 在不脱离示例实施例的范围的情况下，第一元件可称为第二元件，相似地，第二元件可称为 第一元件。如在这里使用的，术语"和/或"包括一个或多个相关所列的项目的任意组合和 所有组合。 应该理解的是，当元件或层被称作"形成"在另一元件或层"上"时，该元件或层可 以直接或间接形成在另一元件或层上。即，例如，可以存在中间元件或中间层。相反，当元 件被称作"直接形成在"在另一元件"上"时，不存在中间元件或中间层。应该以相同的方式 来解释用于描述元件或层之间的关系的其他词语(例如，"在...之间"和"直接在...之 间"，"与...相邻"和"直接与...相邻"等)。 为了便于描述，在这里可使用空间相对术语，如"在...之下"、"在...下方"、"下 面的"、"在...上方"、"上面的"等，用来描述如在图中所示的一个元件或特征与其它元件 或特征的关系。应该理解的是，空间相对术语意在包含除了在附图中描述的方位之外的装 置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则描述为"在"其它元件 或特征"下方"或"之下"的元件将被定位为"在"其它元件或特征"上方"。因此，示例性术 语"在...下方"可包括"在...上方"和"在...下方"两种方位。所述装置可被另外定位 (旋转90度或者在其它方位)，并对在这里使用的空间相对描述符做出相应的解释。
这里使用的术语仅为了描述特定实施例的目的，而不意图限制示例实施例。如这 里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。还应理解的 是，当在这里中使用术语"包含"和/或"包括"时，说明存在所述特征、整体、步骤、操作、元 件和/或组件，但不排除存在或附加一个或多个其它特征、整体、步骤、操作、元件、组件和/ 或它们的组。 在此参照作为理想的示例实施例(和中间结构)的示意图的剖面图来描述示例实 施例。这样，预计会出现例如由制造技术和/或公差引起的图示的形状的变化。因此，示例 实施例不应该被解释为局限于在此示出的区域的具体形状，而将包括例如由制造导致的形状偏差。例如，示出为矩形的注入区域将通常在其边缘具有倒圆或弯曲的特征和/或具有 注入浓度的梯度，而不是从注入区域到非注入区域的二元变化。同样，通过注入形成的埋区 会导致在埋区和通过其发生注入的表面之间的区域中的一些注入。因此，在图中示出的区 域本质上是示意性的，它们的形状并不意图示出装置的区域的实际形状，也不意图限制示 例实施例的范围。 除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与示
例实施例所属领域的普通技术人员所通常理解的意思相同的意思。还将理解的是，除非这
里明确定义，否则术语(诸如在通用字典中定义的术语)应该被解释为具有与相关领域的
环境中它们的意思一致的意思，而将不以理想的或者过于正式的含义来解释它们。 示例实施例涉及一种晶体管、包括该晶体管的反相器、包括该反相器的逻辑电路
及其制造方法。在附图中，为了清晰夸大了层和区域的厚度。附图中相同的标号表示相同
的元件。 图1是根据示例实施例的反相器的剖视图。参照图l，彼此电连接的负载晶体管 Tl和驱动晶体管T2可形成在基底SUB1上。负载晶体管Tl和驱动晶体管T2中的至少一个 可具有双栅结构。在示例实施例中，驱动晶体管T2可具有双栅结构。负载晶体管T1可以 是耗尽型晶体管，驱动晶体管T2可以是增强型晶体管。当栅电压为大约OV时，耗尽型晶体 管可以导通，这意味着可测量的电流流过。另一方面，当栅电压为大约OV时，增强型晶体管 可以截止。因此，耗尽型晶体管的阈值电压可小于大约OV，而增强型晶体管的阈值电压可大 于大约0V。 详细地讲，底栅BG1可形成在基底SUB1上，并可形成覆盖底栅BG1的绝缘层IL1。 绝缘层IL1的上表面可以是平坦的，并且彼此分开的第一有源层Al和第二有源层A2可形 成在绝缘层IL1上。第二有源层A2可以形成在底栅BG1上方。第一有源层A1和第二有源 层A2可包括氧化物半导体，如ZnO类氧化物半导体(例如ZnO、InZnO、GalnZnO和ZnSnO)， 并且还可包括另外的元素，例如，至少一种第二族元素(如，Mg)、至少一种第三族元素(如， Y或La)、至少一种第四族元素(如，Ti、 Hf或Zr)、至少一种第五族元素(如，Ta)、至少一 种第六族元素(如，Cr)、至少一种第十二族元素(如，Cd)、至少一种第十三族元素(如，A1 或Ga)以及至少一种第十五族元素(如、N)。然而，第一有源层A1和第二有源层A2的材料 不限于氧化物。换句话说，第一有源层A1和第二有源层A2也可以是非氧化物。
第一源区Sl和第一漏区Dl可形成在第一有源层Al的两端之上。第一源区Sl和 第一漏区D1可以是等离子体处理过的区域。例如，当使用单一元素气体等离子体(例如， 氩(Ar)等离子体、氙(Xe)等离子体、氢(H)等离子体或含有H的气体等离子体)或使用混 合气体等离子体(例如，SF6和02的混合气体等离子体)处理第一有源层Al的两端时，第 一有源层A1的两端可变成导电的并可形成为第一源区S1和第一漏区D1。然而，也可通过 将导电杂质注入到第一有源层A1的两端，而不是使用等离子体进行处理，来形成第一源区 S1和第一漏区D1，或者通过在等离子体处理之外还将导电杂质注入到第一有源层A1的两 端，来形成第一源区Sl和第一漏区Dl。第一源区Sl和第一漏区Dl之间的部分第一有源层 A1可以是第一沟道区C1。 相似地，第二有源层A2可具有第二沟道区C2、第二源区S2和第二漏区D2。虽然 图1中没有示出，但是第一源区S1和第一漏区D1中的每一个可包括具有较高导电性的第一导电区和具有较低导电性的第二导电区，其中第二导电区形成在第一导电区和第一有源 层A1之间。也就是说，第一源区S1和第一漏区D1可具有与轻掺杂漏区(LDD)结构相似的 结构。此外，第二源区S2和第二漏区D2可具有与LDD结构相似的结构。此外，还可在第一 有源层Al和第二有源层A2之一和绝缘层IL1之间形成至少一个其他绝缘层。此外，第一 有源层Al和第二有源层A2可形成为非分离的单个单元层，并且在示例实施例中第一源区 Sl与第二漏区D2可形成为彼此接触。 第一栅绝缘层GI1和第一顶栅TG1可形成在第一沟道区Cl之上，此外，第二栅绝 缘层GI2和第二顶栅TG2可形成在第二沟道区C2之上。因此，驱动晶体管T2可以是具有 在第二沟道区C2的两侧上的底栅BG1和顶栅TG2的双栅结构。在驱动晶体管T2中，第二 沟道区C2、第二源区S2、第二漏区D2、第二栅绝缘层GI2和第二顶栅TG2形成顶栅薄膜晶体 管(TFT)。因此，驱动晶体管T2可以是具有在顶栅TG2下方的底栅BG1的双栅TFT。底栅 BG1可与第二顶栅TG2分离或者电连接到第二顶栅TG2。底栅BG1和顶栅TG2可通过导电 塞(未示出)彼此连接。 电源VDD可连接到第一漏区Dl，输入端Vin可连接到第二顶栅TG2。第一源区Sl 和第二漏区D2可共同连接到输出端Vout，第一顶栅TG1和第二源区S2可以接地。第一顶 栅TG1可连接到输出端Vout，而不是接地。 驱动晶体管T2可具有双栅结构，因此可以是增强型晶体管。详细地讲，在驱动晶 体管T2中，由第二沟道区C2、第二源区S2、第二漏区D2、第二栅绝缘层GI2和第二顶栅TG2 形成的顶栅TFT可以是耗尽型晶体管，但是，由于施加到顶栅TFT之下形成的底栅BG1的电 压，驱动晶体管T2可以是增强型晶体管。例如，当将预定或给定的负(_)电压提供给底栅 BG1时，第二沟道区C2中的电子会减少，即，可在第二沟道区C2中形成耗尽区，在第二沟道 区C2中形成n沟道会是困难的。 阈值电压会增大；换句话说，当将预定或给定的负(_)电压施加到底栅BG1时，与 不施加负电压相比，需要将相对大的电压施加到第二顶栅TG2以在第二沟道区C2中形成n 沟道。因此，驱动晶体管T2可以是具有大于大约0V的阈值电压的增强型晶体管。当没有 将电压施加到底栅BG1时，驱动晶体管T2可以是耗尽型晶体管；然而，因为在实际操作过程 中驱动晶体管T2用作增强型晶体管，所以示例实施例的驱动晶体管T2被认为是增强型晶 体管。通常，当沟道层由氧化物半导体形成时，实现增强型晶体管会是困难的。然而，在示 例实施例中，通过使用双栅结构，可更容易地形成具有氧化物沟道层的增强型晶体管。
此外，当将预定或给定的正(+)电压施加到底栅BG1和第二顶栅TG2时，驱动晶体 管T2的阈值电压会由于正(+)电压而增大。关于增大驱动晶体管T2的阈值电压的机制， 在底栅BG1和第二沟道区C2之间的部分绝缘层IL1中可捕获电子，即通过施加到底栅BG1 的正(+)电压在栅绝缘层中捕获电子。相似地，在第二栅绝缘层GI2中可通过施加到第二 顶栅TG2的正(+)电压捕获电子，并且由于捕获的电子，在第二沟道区C2中形成n沟道会 是困难的。然而，阈值电压也可能由于其他原因而增大。如上所述，当通过将正(+)电压施 加到底栅BG1和第二顶栅TG2而增大驱动晶体管T2的阈值电压时，在增大阈值电压之后， 可将正常的操作电压施加到底栅BG1和第二顶栅TG2中的一个(例如，第二顶栅TG2)，以 正常地操作反相器。在正常操作下，施加到第二顶栅TG2的电压的强度可小于施加到底栅 BG1和第二顶栅TG2以增大阈值电压的电压的强度。
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负载晶体管T1可以是耗尽型晶体管。因此，根据示例实施例的反相器可以是增强 /耗尽(E/D)型反相器。与具有耗尽型负载晶体管和耗尽型驱动晶体管的反相器相比，E/D 型反相器可具有改善的操作特性。 图2是根据示例实施例的反相器的剖视图。参照图2，底栅BG1'可设置在第一沟 道区C1'下方。因此，负载晶体管T1'具有双栅结构，而驱动晶体管T2'具有单栅结构。除 了底栅BG1'的位置之外，图2的反相器的结构与图1的反相器的结构相同。在图2中标号 SUBl'、ILl'、Ar、A2'、Sr、S2'、Dr、D2'、Gir、GI2'、TGr和TG2'分别表示基底、绝缘层、 第一有源层、第二有源层、第一源区、第二源区、第一漏区、第二漏区、第一栅绝缘层、第二栅 绝缘层、第一顶栅和第二顶栅。第一有源层A1'和第二有源层A2'可以由与图1的反相器 的第一有源层A1和第二有源层A2的材料不同的材料形成，和/或使用与图1的反相器的 第一有源层Al和第二有源层A2的工艺不同的工艺形成。 关于由与图1的反相器的第一有源层Al和第二有源层A2的材料不同的材料形成 和/或使用与图1的反相器的第一有源层Al和第二有源层A2的工艺不同的工艺形成第一 有源层A1'和第二有源层A2'，图1的负载晶体管T1是耗尽型晶体管，而具有与图1的负载 晶体管Tl相似的结构的图2的驱动晶体管T2'是增强型晶体管。详细地讲，当由在高氧分 压下沉积的Zn0类材料层形成沟道层时，或者由富Ga的GalnZnO或富Hf的HflnZnO形成 沟道层时，可实现增强型单栅TFT。此外，当在第二沟道区C2之上形成顶栅TFT时，包括第 二源区S2、第二漏区D2、第二栅绝缘层GI2和顶栅TG2的图1的驱动晶体管T2是耗尽型晶 体管。当在第一沟道区C1'之上形成顶栅TG2'时，包括第一源区S1'、第一漏区D1'、第一 栅绝缘层GI1'和第一顶栅TG1'的图2的负载晶体管T1'是增强型晶体管。
在图1中，驱动晶体管T2可通过底栅BG1成为增强型晶体管，而在图2中，负载晶 体管T1'可通过底栅BG1'成为耗尽型晶体管。详细地讲，当将预定或给定的正(+)电压施 加到底栅BG1'时，电子在第一沟道区Cl'中可增加，从而阈值电压可减小。因此，负载晶体 管Tl'可以是具有小于大约0V的阈值电压的耗尽型晶体管。第一顶栅TG1'可以接地或连 接到输出端Vout，从而第一顶栅TGl'和底栅BG1'可彼此分开。如上所述，在图2中，负载 晶体管T1'可以是耗尽型晶体管，驱动晶体管T2'可以是增强型晶体管，包括负载晶体管 Tl'和驱动晶体管T2'的反相器可以是与图1的反相器相同的E/D型反相器。可以以各种 方式修改图1和图2的反相器的结构。图3至图6示出修改的反相器的其他示例。
图3是根据示例实施例的反相器的剖视图。参照图3，底栅BG10和覆盖底栅BG10 的绝缘层IL10可以设置在基底SUB2上。第一沟道层C10以及接触第一沟道层C10两端的 第一源层S10和第一漏层D10可形成在绝缘层IL10上。第二沟道层C20以及接触第二沟 道层C20两端的第二源层S20和第二漏层D20可形成在底栅BG10上方的绝缘层IL10上， 其中，第二沟道层C20与第一沟道层C10分离。第一沟道层C10和第二沟道层C20可分别 对应于图1的第一沟道区Cl和第二沟道区C2，并且可由与图1的第一沟道区Cl和第二沟 道区C2的材料相似的材料形成。在图l和图2中，沟道区Cl、Cl'、C2和C2'、源区Sl、Sr、 S2和S2'以及漏区D1、 Dl'、 D2和D2'可形成在一个有源层Al、 Al'、 A2和A2'中。然而， 在图3中，沟道层C10和C20、源层S10和S20以及漏层D10和D20可分别形成。第一源层 S10和第二漏层D20可分离，或者也可形成为单个层。 覆盖第一沟道层C10、第一源层S10 第一漏层D10、第二沟道层C20、第二源层S20和第二漏层D20的栅绝缘层GI10可形成在绝缘层IL10上。与第一沟道层CIO相应的第一 顶栅TG10和与第二沟道层C20相应的第二顶栅TG20可形成在栅绝缘层GIIO上。第二顶 栅TG20可与底栅BG10分离，或者可电连接到底栅BGIO。图3的左侧上示出的单栅晶体管 是负载晶体管TIO，图3的右侧上示出的双栅晶体管是驱动晶体管T20。图3的反相器的结 构和功能几乎与图1的反相器相同。换句话说，在图3中，因为驱动晶体管T20具有两个栅 极，即底栅BGIO和顶栅TG20，所以驱动晶体管T20可以是增强型晶体管，而负载晶体管TIO 可以是耗尽型晶体管。 与图1的反相器的结构被修改为图2的反相器相同，图3的反相器的结构也可同 样地被修改为如下的图4的反相器。参照图4，底栅BG10'可设置在第一沟道层C10'下方。 因此，负载晶体管T10'具有双栅结构，而驱动晶体管T20'具有单栅结构。除了底栅BG10' 的位置之外，图4的反相器具有与图3的反相器的结构相同的结构。在图4中，标号SUB2'、 ILIO， 、 CIO， 、 C20' 、 SIO， 、 S20' 、 DIO， 、 D20' 、 GIIO， 、 TGIO，和TG20'分别表示基底、绝缘层、 第一沟道层、第二沟道层、第一源层、第二源层、第一漏层、第二漏层、栅绝缘层、第一顶栅和 第二顶栅。 第一沟道层C10'和第二沟道层C20'可以由与图3的第一沟道层C10和第二沟道 层C20的材料不同的材料形成和/或由与图3的第一沟道层C10和第二沟道层C20的工艺 不同的工艺形成。考虑到第一沟道层C10'和第二沟道层C20'由不同的材料和/或不同的 工艺形成，当图3的负载晶体管T10是耗尽型晶体管时，具有与图3的负载晶体管T10的结 构相似的结构的图4的驱动晶体管T20'可以是增强型晶体管。此外，在图3的驱动晶体管 T20中由第二沟道层C20、第二源层S20、第二漏层D20、栅绝缘层GI10和第二顶栅TG20形 成的顶栅TFT是耗尽型晶体管，而在图4的负载晶体管T10'中由第一沟道层C10'、第一油 层S10'、第一漏层D10'、栅绝缘层GI10'和第一顶栅TG10'形成的顶栅TFT可以是增强型 晶体管。 虽然在图3中驱动晶体管T20由于底栅BG10而成为增强型晶体管，但是图4中的 负载晶体管T10'由于底栅BG10'可成为耗尽型晶体管。详细地讲，当将预定或给定的正 (+)电压施加到底栅BG10'时，电子的浓度在第一沟道层C10'中增加，从而阈值电压可减 小。因此，负载晶体管T10'可用作耗尽型晶体管。因为第一顶栅TG10'接地或者连接到输 出端Vout，所以第一顶栅TG10'和底栅BG10'可以分离。 根据上述示例实施例的反相器分别包括两个顶栅TFT，底栅可设置在两个顶栅 TFT中的一个之下。根据示例实施例，如图5和图6所示，反相器可包括两个底栅TFT，其中， 顶栅可设置在两个底栅TFT中的一个之上。 参照图5，负载晶体管T100可以是具有底栅结构的单栅晶体管。驱动晶体管T200 可以是具有形成在具有底栅结构的晶体管之上的顶栅TGIOO的双栅晶体管。在图5中，标 号SUB3、BG100、BG200、GI100、C100、C200、S100、S200、D100、D200和IL100分别表示基底、 第一底栅、第二底栅、栅绝缘层、第一沟道层、第二沟道层、第一源层、第二源层、第一漏层、 第二漏层和绝缘层。第一沟道层C100和第二沟道层C200可以是分别与图3的第一沟道层 C10和第二沟道层C20相似的材料层。负载晶体管T100可以是耗尽型晶体管，驱动晶体管 T200可以是增强型晶体管。驱动晶体管T200成为增强型晶体管的原理与参考图3进行描 述的原理相似。
参照图6，顶栅TG100'可设置在第一沟道层C100'上方。因此，负载晶体管T100' 具有双栅结构，驱动晶体管T200'具有单栅结构。除了顶栅TG100'的位置之外，图6的反 相器的结构与图5的反相器相同。在图6中，标号SUB3'、BG100'、BG200'、GI100'、C200'、 S100'、 S200'、D100'、D200'和ILIOO，分别表示基底、第一底栅、第二底栅、栅绝缘层、第二 沟道层、第一源层、第二源层、第一漏层、第二漏层和绝缘层。第一沟道层C100'和第二沟道 层C200'可以是分别与图4的第一沟道层C10'和第二沟道层C20'相似的材料层。负载 晶体管T100'可以是耗尽型晶体管，驱动晶体管T200'可以是增强型晶体管。负载晶体管 T100'成为耗尽型晶体管的原理与参考图4进行描述的原理相似。 图1至图6的反相器还可由图7所示的电路图示出。图7是根据示例实施例的反 相器的代表电路图。负载晶体管1000和驱动晶体管2000之一可具有双栅结构，为了便于 描述，仅示出两个栅极中的一个。 参照图7，可连接耗尽型负载晶体管1000和增强型驱动晶体管2000。电源VDD可 连接到负载晶体管1000的漏极，输入端Vin可连接到驱动晶体管2000的栅极，输出端Vout 可同时连接到负载晶体管1000的源极和驱动晶体管2000的漏极。驱动晶体管2000的源 极和负载晶体管1000的栅极可接地。负载晶体管1000的栅极可连接到输出端Vout，而不 是接地。 当大约0V的电压施加到输入端Vin时，S卩，当驱动晶体管2000截止并且高电平电 源电压经由电源VDD施加到负载晶体管1000的漏极时，在输出端Vout可检测到高电平电 压。当电源电压连续施加到负载晶体管1000的漏极，并且大于阈值电压的电压施加到输入 端Vin以使驱动晶体管2000导通时，大部分电流通过驱动晶体管2000流到地。因此，可在 输出端Vout检测到低电平电压。也就是说，当电源电压固定时，输出到输出端Vout的电压 可根据施加到输入端Vin的电压而变化。 图8是示出包括在根据示例实施例的反相器中的双栅晶体管的栅电压(Vg)-漏电 流(Id)根据另一栅电压变化的曲线图。获得图8的结果的晶体管具有图5的驱动晶体管 T200的结构。顶栅TG100和第二底栅BG200分离，并且分别接收不同的电压。详细地讲， 图8示出当预定或给定的电压(以下称为第一栅电压)施加到图5的顶栅TG100时，漏电 流ld根据施加到第二底栅BG200的电压(以下称为第二栅电压Vg)的变化。在图8中，第 一至第九曲线Gl至G9分别示出当+10. 0V、 +7. 5V、 +5. 0V、 +2. 5V、0V、 -2. 5V、 -5. 0V、 -7. 5V 和-10. 0V的第一栅电压施加到顶栅TG100时漏电流Id的变化。 参照图8，随着第一栅电压减小，曲线向右移动。随着第一栅电压减小，晶体管的阈 值电压可沿正(+)方向移动。因此，当预定或给定的负(_)电压施加到顶栅TG100时，包括 顶栅TG100的驱动晶体管T200可成为具有正(+)阈值电压的增强型晶体管。
图9是示出包括在根据示例实施例的反相器中的双栅晶体管的栅电压(Vg)-漏电 流(Id)变化的曲线图。获得图9的结果的晶体管包括彼此电连接的两个栅极，并且可具有 与图5所示的驱动晶体管T200的结构相似的横截面结构。也就是说，示例实施例中使用的 晶体管可具有图5所示的驱动晶体管T200的结构，但是两个栅极TGIOO和BG200连接并接 收相同的电压。参照图9，根据示例实施例的双栅晶体管是具有正(+)阈值电压的增强型晶 体管。 图10是示出根据比较示例的单栅晶体管的栅电压(Vg)-漏电流(Id)变化的曲
11线图。在根据比较示例的单栅晶体管中，移除图5的驱动晶体管T200的顶栅TG100。参照 图10，比较示例的单栅晶体管是具有小于大约OV的阈值电压的耗尽型晶体管。因此，如图 9和图10所示，当单栅耗尽型晶体管被修改为双栅晶体管并且将双栅晶体管的两个栅极电 连接时，晶体管可修改为增强型晶体管。 图11是示出包括在根据示例实施例的反相器中的耗尽型负载晶体管的栅电压 (Vg)-漏电流(Id)特性的曲线图。获得图11的结果的耗尽型负载晶体管具有图1的负载 晶体管T1的结构。参照图ll，当栅电压Vg为大约OV时，高电平导通电流可流过，并且根据 示例实施例的负载晶体管是耗尽型晶体管。 图12是示出包括在根据示例实施例的反相器中的增强型驱动晶体管的栅电压 (Vg)-漏电流(Id)特性的曲线图。获得图12的结果的增强型驱动晶体管具有图1的驱动 晶体管T2的结构，参照图12，当栅电压Vg为大约OV时，低电平截止电流可流过，并且根据 示例实施例的驱动晶体管是增强型晶体管。栅电压Vg可以是施加到图1的驱动晶体管T2 的第二顶栅TG2的电压。当预定或给定的负(_)电压无变化地施加到图1的底栅BG1时， 栅电压Vg可施加到第二顶栅TG2。 图13是示出根据示例实施例的反相器的输入电压(VI)-输出电压(VO)特性的曲 线图。基于大约10V的电源电压获得图13的结果。输入电压VI和电源电压可分别表示施 加到输入端Vin和电源VDD的电压，而输出电压VO表示在图1的输出端Vout检测的电压。
参照图13，当输入电压VI为大约OV时，输出电压VO处于与电源电压相似的高电 平，而当输入电压VI增大到大约4. 5V或更大时，输出电压VO可以减小到接近0V。因此，当 使用根据示例实施例的反相器时，可获得与Si类CMOS反相器相似的全摆幅特性。
根据示例实施例，在图1至图6的反相器中，负载晶体管T1、T1'、T10、T10'、T100 和T100'以及驱动晶体管T2、 T2'、 T20、 T20'、 T200和T200'可具有双栅结构，其中，图14 示出了其示例。示例实施例是图1的反相器的修改示例。 参照图14，可在第一沟道区C1的下方设置另一底栅BGll。因此，负载晶体管T1" 和驱动晶体管T2都具有双栅结构。底栅BG11可构造为在不改变负载晶体管Tl"的类型的 情况下调节负载晶体管Tl"的阈值电压。底栅BG11可与第一顶栅TG1分离，或者电连接到 第一顶栅TG1。除了底栅BG11之外，图14的反相器的结构可与图1的反相器的结构相同， 因此不再重复相同元件的描述。此外，图1至图6和图14的多个反相器可布置为形成逻辑 电路，如图15和图16所示。 参照图15，示出在基底SUB1上形成的具有如图1所示结构的两个反相器IV1和 IV2，但是反相器的数量也可以是三个或更多。驱动晶体管T2A的底栅BG^和驱动晶体管T2B 的底栅BG1B可连接到公共电源Vcom并且接收相同的信号。在示例实施例中，驱动晶体管 T2A的底栅BG1A和第二顶栅TG2A可分离，并且驱动晶体管T2B的底栅BG1B和第二顶栅TG2B 可分离。 参照图16，具有如图14所示结构的两个反相器IVl'和IV2'可设置在基底SUB1 上，但是反相器的数量也可以是三个或更多。在示例实施例中，驱动晶体管T2A的底栅BGL 和驱动晶体管T2B的底栅BG1B可连接到公共电源Vcom并且接收相同的信号。相似地，负载 晶体管T1 的另一底栅BG11A和负载晶体管Tl'、的另一底栅BG11B可连接到另一公共电 源Vcom'并且可接收相同的信号。
在示例实施例中，驱动晶体管T2A的底栅BG1A和第二顶栅TG2A可分离，驱动晶体 管T2B的底栅BG1B和第二顶栅TG2B可分离，负载晶体管T1"A的另一底栅BG11A和第一顶 栅TG1A可分离，负载晶体管T1"B的另一底栅BG11B和第一顶栅TG1B也可分离。当负载晶 体管T1 的另一底栅BG11A和第一顶栅TGL彼此电连接，并且负载晶体管Tl"e的另一底 栅BG11B和第一顶栅TG1B彼此电连接时，另一底栅BG11A和BG11B不可通过公共电压Vcom' 连接。虽然图中没有示出，但是当布置图2至图6的多个反相器时，两个栅极中的一个可连 接到公共电源。 根据示例实施例的上述反相器可用作各种逻辑电路(例如，NAND电路、NOR电路、 编码器、解码器、复用器(MUX)、解复用器(DEMUX)或感测放大器)的基本元件。逻辑电路的 基本结构在本领域为公知，因此将省略其描述。 此外，根据示例实施例的反相器以及包括反相器的逻辑电路可应用于各种领域， 例如，液晶显示器(LCD)、有机发光装置或存储装置。具体地讲，当反相器的负载晶体管和 开关晶体管是氧化物TFT时，可使用低温工艺来形成氧化物TFT，从而具有改善的迁移率。 例如，根据示例实施例由氧化物TFT形成的E/D反相器可更容易地应用为三维堆叠存储器 (例如，1D(二极管)-1R(电阻器)多层交叉点存储装置)的外围设备，其可使用低温工艺
来制造o 以上描述包括操作根据示例实施例的反相器的方法的描述。将给出操作方法的简 要描述。操作根据示例实施例的反相器的方法涉及包括负载晶体管和驱动晶体管彼此连接 的反相器，其中，两个晶体管中的一个具有双栅结构，改变具有双栅结构的晶体管的阈值电 压的操作包括在反相器的操作方法中。 改变阈值电压可包括将电压施加到具有双栅结构的晶体管的两个栅极中的至少 一个。负(_)电压或正(+)电压可施加到两个栅极之一，或者相同的电压(例如，正(+)电 压)可施加到两个栅极。因此，通过改变具有双栅结构的晶体管的阈值电压，反相器可成为 E/D型反相器。 例如，当驱动晶体管T2、T20和T200具有如图1、图3和图5所示的双栅结构，并且 负(_)电压施加到驱动晶体管T2、T20和T200的两个栅极中的一个时，驱动晶体管T2、T20 和T200可以是增强型晶体管。驱动晶体管T2、T20和T200的两个栅极可分离。当驱动晶 体管T2、 T20和T200的两个栅极彼此电连接时，可通过将正(+)电压施加到两个栅极来改 变驱动晶体管T2、 T20和T200的阈值电压。 当负载晶体管T1'、 T10'和T100'具有如图2、图4和图6所示的双栅结构，并且 正(+)电压施加到负载晶体管Tl'、T10'和T100'的两个栅极中的一个时，负载晶体管Tr、 T10'和T100'可以是耗尽型晶体管。负载晶体管T1'、T10'和T100'的两个栅极可分离。 如上所述，在调节具有双栅结构的晶体管的阈值电压之后，可进行反相器的正常操作，即， 将正常的操作电压施加到反相器。 尽管已经参照示例实施例具体显示和描述了示例实施例，但是示例实施例应该仅 理解为描述性目的，而不是限制性目的。例如，本领域普通技术人员将理解，示例实施例可 应用于非氧化物晶体管而不是氧化物晶体管，并且可应用于具有与TFT不同结构的晶体 管。此外，本领域普通技术人员将理解，图1至图7以及图13至图16的反相器的结构和元 件可以以各种方式修改，根据示例实施例的反相器和逻辑电路不仅可应用于液晶显示器或有机发光装置，而且可应用于存储装置或其他装置。因此，示例实施例的范围不是由示例实 施例的详细描述限定，而是由权利要求限定。
权利要求
一种反相器，包括负载晶体管；和驱动晶体管，连接到负载晶体管，其中，负载晶体管和驱动晶体管中的至少一个具有双栅结构。
2. 如权利要求1所述的反相器，其中，负载晶体管是耗尽型晶体管，驱动晶体管是具有 双栅结构的增强型晶体管。
3. 如权利要求1所述的反相器，其中，负载晶体管是具有双栅结构的耗尽型晶体管，驱 动晶体管是增强型晶体管。
4. 如权利要求1所述的反相器，其中，负载晶体管和驱动晶体管是氧化物薄膜晶体管。
5. 如权利要求4所述的反相器，其中，负载晶体管和驱动晶体管包括由ZnO类氧化物制 造的沟道层。
6. 如权利要求1所述的反相器，其中，负载晶体管和驱动晶体管是顶栅晶体管， 负载晶体管和驱动晶体管中的一个还包括顶栅晶体管之下的底栅。
7. 如权利要求6所述的反相器，其中，负载晶体管和驱动晶体管包括具有沟道区、源区 和漏区的有源层。
8. 如权利要求6所述的反相器，其中，负载晶体管和驱动晶体管包括沟道层、接触沟道 层的第一端的源层和接触沟道层的第二端的漏层。
9. 如权利要求1所述的反相器，其中，负载晶体管和驱动晶体管中的每一个是底栅晶 体管，负载晶体管和驱动晶体管中的一个还包括底栅晶体管之上的顶栅。
10. 如权利要求1所述的反相器，其中，在负载晶体管或驱动晶体管中的双栅结构的栅 极彼此分离。
11. 如权利要求1所述的反相器，其中，在负载晶体管或驱动晶体管中的双栅结构的栅 极彼此电连接。
12. 如权利要求1所述的反相器，其中，负载晶体管和驱动晶体管具有双栅结构。
13. —种逻辑电路，包括 多个如权利要求1所述的反相器。
14. 如权利要求13所述的逻辑电路，其中，所述多个反相器中的每一个反相器的负载 晶体管和驱动晶体管是顶栅晶体管，负载晶体管和驱动晶体管中的一个还包括顶栅晶体管之下的底栅，底栅与相应的顶栅分离，所述多个反相器中的每一个的底栅彼此电连接。
15. 如权利要求13所述的逻辑电路，其中，所述多个反相器中的每一个反相器的负载 晶体管和驱动晶体管是底栅晶体管，负载晶体管和驱动晶体管中的一个还包括底栅晶体管之上的顶栅，顶栅与相应的底栅分离，所述多个反相器中的每一个的顶栅彼此电连接。
16. 如权利要求13所述的逻辑电路，其中，所述逻辑电路包括NAND电路、NOR电路、编 码器、解码器、复用器、解复用器和感测放大器中的至少一种。
17. 如权利要求13所述的逻辑电路，其中，负载晶体管和驱动晶体管具有双栅结构。
18. —种操作如权利要求1所述的反相器的方法，包括以下步骤改变负载晶体管和驱动晶体管中的具有双栅结构的至少一个的阈值电压。
19. 如权利要求18所述的方法，其中，改变阈值电压的步骤包括将电压提供给具有双 栅结构的晶体管的两个栅极中的至少一个。
20. 如权利要求19所述的方法，其中，驱动晶体管具有双栅结构，改变阈值电压的步骤包括将负电压提供给驱动晶体管的两个栅极中的一个。
21. 如权利要求19所述的方法，其中，驱动晶体管具有双栅结构，改变阈值电压的步骤包括将正电压提供给驱动晶体管的两个栅极。
22. 如权利要求19所述的方法，其中，负载晶体管具有双栅结构，改变阈值电压的步骤包括将正电压提供给负载晶体管的两个栅极中的一个。
23. 如权利要求18所述的方法，还包括以下步骤在调节阈值电压之后将正常的操作电压提供给反相器。
24. 如权利要求18所述的方法，其中，负载晶体管和驱动晶体管具有双栅结构。
全文摘要
本发明提供了一种反相器、操作反相器的方法以及包括反相器的逻辑电路。所述反相器可包括负载晶体管和驱动晶体管，负载晶体管和驱动晶体管中的至少一个可具有双栅结构。负载晶体管或驱动晶体管的阈值电压可通过双栅结构来调整，从而反相器可以是增强/耗尽(E/D)型反相器。
文档编号H03K19/20GK101714870SQ20091017570
公开日2010年5月26日 申请日期2009年9月29日 优先权日2008年10月1日
发明者宋利宪, 朴宰彻, 金善日, 金尚煜, 金昌桢 申请人:三星电子株式会社