专利名称：闪速存储器控制系统及闪速存储器控制方法
技术领域：
本发明涉及一种闪速存储器控制系统及方法，尤其是不需等待命信号上升而直接 读取状态寄存器的状态位的数据以执行整页读取与整页写入操作。
背景技术：
闪速存储器(Flash Memory)由于具有长时间保存数据的特性，且具优良的可靠 度，尤其是适合大批数据写入与读出的应用领域，因此非常适合储存大量数据，比如影像数 据或音讯数据。目前，闪速存储器已广泛应用于随身碟、数字相机、数字摄影机、手机等消费 性电子产品。
为方便说明常用技术，以下将以英特尔的与非门(NAND)闪速存储器为例，参 考，”ntel NAND Flash Memory” 的规格书。
参阅图1，常用技术的闪速存储器控制方法的系统示意图。如图1所示，常用技术 闪速存储器控制方法的系统包括闪速存储器控制器10以及闪速存储器20，且控制界面包 括待命信号(Ready/Busy)RB、芯片致能信号(ChipEnable) CE、地址锁存致能信号(Address Latch Enable)ALE、命令锁存致能信号(Command Latch Enable) CLE、读取致能信号(Read Enable) REN、写入致能信号(Write Enable) TON、写入保护信号(Write Protect) WPN以及输 出输入总线10。
参阅图2，常用技术的整页读取操作流程图。如图2所示，闪速存储器控制器10对 闪速存储器20的整页读取操作由步骤SlO开始，在步骤SlO中，闪速存储器控制器10利用 控制界面传送整页读取命令，包括输出输入总线IO上的命令代码OOh与30h，接着进入步骤 S20，等候待命信号RB上升，因为待命信号RB被闪速存储器20拉到低电位时，表示闪速存 储器20还未完成整页读取操作，所以输出输入总线IO并非所需的整页读取数据。一旦闪 速存储器20将待命信号RB释放开时，待命信号RB会被外部的拉升电阻拉到高电位，此时 进入步骤S30，进行整页读取数据。在步骤S30中，将读取致能信号REN拉下至低电位，而由 输出输入总线IO上撷取正确的存储器数据，并可重复拉下与拉升读取致能信号REN的操作 以读取整页存储器数据，如图3所示，常用技术的整页读取操作波形图。
然而，待命信号RB的上升时间相当长，一般为闪速存储器实际拉下至低电位的时 间(依闪速存储器而定，约25 μ s至50 μ S)，再加上闪速存储器释放后，由外部拉升电阻拉 至高电位的时间(依拉升电阻而定，约3 μ S)。此外，对于包含多个闪速存储器的高容量闪 速存储器，便需要多个待命信号RB，造成管脚数目增加，而影响电路配线的布局。因此，闪速 存储器的供应商常建议使用者利用内部寄存器的状态位以判定闪速存储器是否可被读取 出整页存储器数据，将可取代待命信号RB的判断机制，但实际上并无法读取出正确的存储 器数据。
参阅图4，常用技术的另一整页读取操作波形图。如图4所示，在不参考待命信号 RB情况下，通过读取状态寄存器的状态位以判定是否可读取整页存储器数据，如果读取状 态为高电位，则表示可进行整页数据读取，如果状态位为低电位，则须持续读取状态寄存器4的状态位并判断。但是，当状态位为高电位时，通过拉下读取致能信号REN至低电位以撷取 输出输入总线IO的存储器数据时，输出输入总线IO却未显示出正确的存储器数据，而仍是 显示出先前的状态寄存器的数值。所以，上述常用技术的整页读取操作仍无法舍弃待命信 号RB0
因此需要一种完全舍弃待命信号RB而能正确整页读取存储器数据的闪速存储器 控制方法，以解决上述常用技术的缺点。发明内容
本发明的主要目的在提供一种闪速存储器控制系统，使闪速存储器控制器可在不 使用待命信号下，对已接收数据操作的至少一闪速存储器，利用控制界面读取该至少一闪 速存储器的状态寄存器以检测该至少一闪速存储器是否完成数据操作，并在该数据操作为 数据读取操作时，可接着执行状态数据切换操作使闪速存储器的输出输入总线输出正确的 闪速存储器数据以供读取，或在该数据操作为数据写入操作时，可接着直接执行另一数据 操作以节省时间并加快整体闪速存储器的数据操作速度。
该闪速存储器控制系统，包括一闪速存储器控制器以及至少一闪速存储器，且该 闪速存储器控制器与该至少一闪速存储器之间具有一控制界面，该控制界面包括至少一芯 片致能信号、至少一地址锁存致能信号、至少一命令锁存致能信号、至少一读取致能信号、 至少一写入致能信号、至少一写入保护信号以及至少一输出输入总线，该闪速存储器控制 器在不使用待命信号下，对已接收一数据操作的该至少一闪速存储器，利用该控制界面读 取该至少一闪速存储器的状态寄存器以检测该至少一闪速存储器是否完成该数据操作。
本发明的另一目的在于提供一种闪速存储器控制方法，可在不使用闪速存储器的 待命信号下，直接利用读取闪速存储器的状态寄存器以及随后执行状态数据切换操作，使 闪速存储器的输出输入总线输出准备输出正确的闪速存储器的数据，接着重复将闪速存储 器的读取致能信号拉下至低电位以及拉升至高电位，以便在闪速存储器的输出输入总线上 依序撷取存储器数据，其中状态数据切换操作在状态寄存器的状态位为高电位时执行。
该闪速存储器控制方法利用一闪速存储器控制器对一闪速存储器进行一数据读 取操作以读取所需数据，且该闪速存储器控制器与该闪速存储器之间具有一控制界面，该 控制界面包括一待命信号、一芯片致能信号、一地址锁存致能信号、一命令锁存致能信号、 一读取致能信号、一写入致能信号、一写入保护信号以及一输出输入总线，其特征在于，该 闪速存储器控制方法在不使用待命信号下实现该数据读取操作，该闪速存储器控制方法包 括以下步骤
通过该控制界面传送一读取命令至该闪速存储器；
读取该闪速存储器的一状态寄存器，该状态寄存器包含一状态位，该状态位表示 该闪速存储器是否完成该读取命令；
判断该状态位的电位，如果该状态位为第一电位，则回到上一步骤，如果该状态位 为第二电位，则进入下一步骤；
对该闪速存储器进行一状态数据切换操作；
重复将该读取致能信号拉下至低电位与拉升至高电位，以撷取该输出输入总线上 的存储器数据；以及
完成该数据读取操作；
其中该状态数据切换操作包括依序输入多个指令，所述指令包括一随机数据读取 命令。
本发明的另一目的在于提供一种闪速存储器控制方法，可在不使用闪速存储器的 待命信号下，输入写入命令以读取闪速存储器的状态寄存器，借以判断闪速存储器是否完 成该写入命令，并可立即输入其他写入或读取命令，因而能提高闪速存储器的写入或读取 操作速率与整体效率。
该闪速存储器控制方法，利用一闪速存储器控制器对一闪速存储器进行一数据写 入操作以写入数据至该闪速存储器，且该闪速存储器控制器与该闪速存储器之间具有一控 制界面，该控制界面包括一待命信号、一芯片致能信号、一地址锁存致能信号、一命令锁存 致能信号、一读取致能信号、一写入致能信号、一写入保护信号以及一输出输入总线，其特 征在于，该闪速存储器控制方法在不使用待命信号下实现该数据写入操作，该闪速存储器 控制方法包括以下步骤
通过该控制界面传送一写入命令至该闪速存储器；
读取该闪速存储器的一状态寄存器，该状态寄存器包含一状态位，该状态位表示 该闪速存储器是否完成该写入命令；
判断该状态位的电位，如果该状态位为第一电位，则回到上一步骤，如果该状态位 为第二电位，则进入下一步骤；以及
完成该数据写入操作。
图1为常用技术的闪速存储器控制方法的系统示意图2为常用技术的整页读取操作流程图3为常用技术的整页读取操作波形图4为常用技术的另一整页读取操作波形图5为本发明闪速存储器控制方法的系统示意图6为本发明闪速存储器控制方法的整页读取操作流程图7为本发明闪速存储器控制方法的整页读取操作波形图8为本发明闪速存储器控制方法的整页写入操作流程图。
其中，附图标记
10闪速存储器控制器20闪速存储器
100闪速存储器控制器200闪速存储器
ALE地址锁存致能信号CE芯片致能信号
CLE命令锁存致能信号IO输出输入总线
RB待命信号REN读取致能信号
WPN写入保护信号WEN写入致能信号
SlO整页读取命令S20等候待命信号RB上升
S30整页读取数据SlOO整页读取命令
SllO读取状态寄存器S120判断状态位是否被设定
S130状态数据切换操作
S200输入整页写入命令
S220读取状态寄存器
S240完成整页写入操作S140整页读取数据 S210输入整页写入数据 S230判断状态位是否被设定具体实施方式
以下配合附图及元件符号对本发明的实施方式做更详细的说明，使本领域技术人 员在研读本说明书后能据以实施。
本发明的闪速存储器控制系统包括闪速存储器控制器以及至少一闪速存储器，且 闪速存储器控制器与闪速存储器之间具有控制界面，该控制界面包括至少一芯片致能信 号、至少一地址锁存致能信号、至少一命令锁存致能信号、至少一读取致能信号、至少一写 入致能信号、至少一写入保护信号以及至少一输出输入总线，其中闪速存储器控制器对已 接收数据操作的闪速存储器，利用控制界面读取闪速存储器的状态寄存器以检测闪速存储 器是否完成该数据操作，而该数据操作可为数据读取操作或数据写入操作。
本发明闪速存储器控制系统的特点在于闪速存储器控制器在不使用常用技术的 待命信号(Ready/Busy)下，检测出闪速存储器是否完成该数据操作，并在该数据操作为数 据读取操作时，可接着执行状态数据切换操作使闪速存储器的输出输入总线输出正确的闪 速存储器数据以供读取，或在该数据操作为数据写入操作时，可接着直接执行另一数据操 作以节省时间并加快整体闪速存储器的数据操作速度。
参阅图5，本发明闪速存储器控制方法的系统示意图。如图5所示，本发明闪速存 储器控制方法使用包括闪速存储器控制器100以及至少一闪速存储器200，其中闪速存储 器控制器100与闪速存储器200之间具有控制界面，而该控制界面包括至少一芯片致能信 号CE、至少一地址锁存致能信号ALE、至少一命令锁存致能信号CLE、至少一读取致能信号 REN、至少一写入致能信号TON、至少一写入保护信号WPN以及输出输入总线10，用以在不使 用常用技术的待命信号RB下，实现对闪速存储器200的数据读取操作或数据写入操作，其 中该数据读取操作包括整页读取(Page Read)操作、整页快取读取模式(Page Read Cache Mode)操作、随机读取(Random Data Out)操作以及双平面整页读取(Two-Plane Page Read)操作的其中之一，而该数据写入操作包括整页写入(Page Write)操作、整页快取写 入模式(Page Write Cache Mode)操作、随机写入(Random Data In)操作以及双平面整页 写入(Two-Plane Page Write)操作的其中之一。
要注意的是，上述的控制信号只是以英特尔的与非门闪速存储器(IntelNAND Flash Memory)为示范性实例以说明本发明的特点，因此其他厂家的闪速存储控制界面都 在本发明的范围之内，而本发明的主要特点为完全不使用闪速存储器200的待命信号RB， 可节省管脚数目，简化电路布局，同时以读取闪速存储器200的内部寄存器的操作以及配 合后续的状态数据切换操作，可加速整页数据读取与整页数据写入，提升整体的操作效率。
此外，为清楚说明本发明闪速存储器控制方法的特点，图5只显示出单一闪速存 储器200，以及控制界面中相对的一组控制信号，比如芯片致能信号CE、地址锁存致能信号 ALE、命令锁存致能信号CLE、读取致能信号REN、写入致能信号WEN、写入保护信号WPN以及 输出输入总线10，为示范性实例而已，并非用以限定本发明的内容。
以下将利用整页读取操作详细说明本发明方法对上述数据读取操作的特点。
参阅图6，本发明闪速存储器控制方法的整页读取操作流程图。如图6所示，本发 明闪速存储器控制方法的整页读取操作流程由步骤SlOO开始，在步骤SlOO中，闪速存储器 控制器100利用控制界面传送整页读取命令，包括输出输入总线IO上的命令代码OOh与 30h，如图7所示，本发明闪速存储器控制方法的整页读取操作波形图。
接着进入步骤S110，读取闪速存储器200的状态寄存器，包括输出输入总线IO上 的命令代码70h，接着将整页读取致能信号REN拉下至低电位以撷取输出输入总线IO上的 状态寄存器的数值，如图7中输出输入总线IO上的80h。
接着进入步骤S120，判断状态寄存器的状态位的电位，在本实例中，状态位为第6 位(bit 6)，当然状态位的位置视闪速存储器200的设计而定。如果状态位为第一电位，则 表示闪速存储器200的整页读取操作还未准备好，因此回到步骤S110，如果状态位为第二 电位，则表示闪速存储器200的整页读取操作已准备好，进入步骤S130，其中第一电位为低 电位而第二电位为高电位，也可将第一电位设定为高电位而第二电位为设定为低电位，视 闪速存储器200的设计而定。
在步骤S130中，执行状态数据切换操作，包括依序输入多个指令，所述指令包括 随机数据读取命令，且随机数据读取命令包含输入第一命令代码(比如05h)、存储器地址 (比如本实例中的OOh)以及第二命令代码(比如EOh)至该输出输入总线10，同时设定正 确的控制信号，比如图7的芯片致能信号CE、地址锁存致能信号ALE、命令锁存致能信号CLE 以及写入致能信号WEN。该状态数据切换操作进一步在该随机数据读取命令之前包括起始 命令，该起始命令包含命令代码00h，且具有至少一系统时间周期的时间长度。
要注意的是，上述起始命令以及随机数据读取命令的任意组合，或起始命令、随机 数据读取命令以及其他指令的组合皆应包含在本发明的范围内。
接着进入步骤S140，整页读取数据，亦即重复将读取致能信号REN拉下至低电位 与拉升至高电位，以撷取输出输入总线IO上的正确存储器数据，完成整页读取操作流程。
以下将利用整页写入操作详细说明本发明方法对上述数据写入操作的特点。
参阅图8，本发明闪速存储器控制方法的整页写入操作流程图。如图8所示，整页 写入操作由步骤S200开始，输入整页写入命令，接着进入步骤S210，输入整页写入数据。接 着进入步骤S220，读取状态寄存器，并进入步骤S230，判断整页写入命令是否完成，如果状 态位为低电位，则回到步骤S220，如果状态位为高电位，则进入步骤S240，完成整页写入操 作。因此，本发明的写入操作流程不需等待闪速存储器200的待命信号RB上升至高电位， 所以能快速判断整页写入操作是否完成，进而进行下一整页读取操作或整页写入操作，借 以提高闪速存储器200的操作速率与整体效率。
上述仅为本发明的实施范例，当不能依此限定本发明实施的范围。凡依本发明申 请专利范围所作的均等变化与修改，皆属本发明专利涵盖的范围。
权利要求
1.一种闪速存储器控制系统，包括一闪速存储器控制器以及至少一闪速存储器，且该 闪速存储器控制器与该至少一闪速存储器之间具有一控制界面，该控制界面包括至少一芯 片致能信号、至少一地址锁存致能信号、至少一命令锁存致能信号、至少一读取致能信号、 至少一写入致能信号、至少一写入保护信号以及至少一输出输入总线，其特征在于，该闪速 存储器控制器在不使用待命信号下，对已接收一数据操作的该至少一闪速存储器，利用该 控制界面读取该至少一闪速存储器的状态寄存器以检测该至少一闪速存储器是否完成该 数据操作。
2.根据权利要求1所述的闪速存储器控制系统，其特征在于，该数据操作包括数据读 取操作或数据写入操作。
3.根据权利要求2所述的闪速存储器控制系统，其特征在于，该数据读取操作包括整 页读取操作、整页快取读取模式操作、随机读取操作以及双平面整页读取操作的其中之一。
4.根据权利要求2所述的闪速存储器控制系统，其特征在于，该数据写入操作包括整 页写入操作、整页快取写入模式操作、随机写入操作以及双平面整页写入操作的其中之一。
5.一种闪速存储器控制方法，利用一闪速存储器控制器对一闪速存储器进行一数据读 取操作以读取所需数据，且该闪速存储器控制器与该闪速存储器之间具有一控制界面，该 控制界面包括一待命信号、一芯片致能信号、一地址锁存致能信号、一命令锁存致能信号、 一读取致能信号、一写入致能信号、一写入保护信号以及一输出输入总线，其特征在于，该 闪速存储器控制方法在不使用待命信号下实现该数据读取操作，该闪速存储器控制方法包 括以下步骤通过该控制界面传送一读取命令至该闪速存储器；读取该闪速存储器的一状态寄存器，该状态寄存器包含一状态位，该状态位表示该闪 速存储器是否完成该读取命令；判断该状态位的电位，如果该状态位为第一电位，则回到上一步骤，如果该状态位为第 二电位，则进入下一步骤；对该闪速存储器进行一状态数据切换操作；重复将该读取致能信号拉下至低电位与拉升至高电位，以撷取该输出输入总线上的存 储器数据；以及完成该数据读取操作；其中该状态数据切换操作包括依序输入多个指令，所述指令包括一随机数据读取命令。
6.根据权利要求5所述的闪速存储器控制方法，其特征在于，该数据读取操作包括整 页读取操作、整页快取读取模式操作、随机读取操作以及双平面整页读取操作的其中之一。
7.根据权利要求5所述的闪速存储器控制方法，其特征在于，该第一电位为高电位，且 该第二电位为低电位。
8.根据权利要求5所述的闪速存储器控制方法，其特征在于，该第一电位为低电位，且 该第二电位为高电位。
9.根据权利要求5所述的闪速存储器控制方法，其特征在于，该随机数据读取命令包 含输入一第一命令代码、存储器地址以及一第二命令代码至该输出输入总线。
10.根据权利要求5所述的闪速存储器控制方法，其特征在于，该状态数据切换操作进一步在该随机数据读取命令之前包括一起始命令，该起始命令包含命令代码00h，且具有至 少一系统时间周期的时间长度。
11.一种闪速存储器控制方法，利用一闪速存储器控制器对一闪速存储器进行一数据 写入操作以写入数据至该闪速存储器，且该闪速存储器控制器与该闪速存储器之间具有一 控制界面，该控制界面包括一待命信号、一芯片致能信号、一地址锁存致能信号、一命令锁 存致能信号、一读取致能信号、一写入致能信号、一写入保护信号以及一输出输入总线，其 特征在于，该闪速存储器控制方法在不使用待命信号下实现该数据写入操作，该闪速存储 器控制方法包括以下步骤通过该控制界面传送一写入命令至该闪速存储器；读取该闪速存储器的一状态寄存器，该状态寄存器包含一状态位，该状态位表示该闪 速存储器是否完成该写入命令；判断该状态位的电位，如果该状态位为第一电位，则回到上一步骤，如果该状态位为第 二电位，则进入下一步骤；以及完成该数据写入操作。
12.根据权利要求11所述的闪速存储器控制方法，其特征在于，该数据写入操作包括 整页写入操作、整页快取写入模式操作、随机写入操作以及双平面整页写入操作的其中之一。
13.根据权利要求11所述的闪速存储器控制方法，其特征在于，该第一电位为高电位， 且该第二电位为低电位。
14.根据权利要求11所述的闪速存储器控制方法，其特征在于，该第一电位为低电位， 且该第二电位为高电位。
全文摘要
本发明公开一种闪速存储器控制系统及闪速存储器控制方法，其使闪速存储器控制器可在不使用待命信号的情况下，对已接收数据操作的至少一闪速存储器，利用控制界面读取该至少一闪速存储器的状态寄存器以检测该至少一闪速存储器是否完成数据操作，并在该数据操作为数据读取操作时，可接着执行状态数据切换操作使闪速存储器的输出输入总线输出正确的闪速存储器数据以供读取，或在该数据操作为数据写入操作时，可接着直接执行另一数据操作以节省时间并加快整体闪速存储器的数据操作速度。
文档编号G11C16/02GK102034536SQ200910175628
公开日2011年4月27日 申请日期2009年9月24日 优先权日2009年9月24日
发明者林苇杭, 赖义麟, 黄富生 申请人:奇岩电子股份有限公司