专利名称：一种增益单元eDRAM单元、存储器及操作方法
技术领域：
本发明属于动态随机存储器(DRAM)技术领域，具体涉及一种嵌入式动态随机存 储器(eDRAM)技术，尤其涉及一种由写MOS晶体管、读MOS晶体管和耦合互补MOS晶体管组 成的增益单元eDRAM (Gain Cell eDRAM)单元、存储器及操作方法。
背景技术：
存储器可以分为片外存储器和嵌入式存储器，嵌入式存储器是一种集成在芯片内 与芯片系统中各个逻辑、混合信号等IP模块共同组成芯片的基本组成部分。嵌入式存储器 包括嵌入式静态随机存储器(eSRAM)和嵌入式动态随机存储器(eDRAM)，其中，eDRAM由于 其单元只包括一个晶体管和一个电容，相对eSRAM单元的六个晶体管，具有单元面积小的 特点。但是，传统的eDRAM的难点在于其电容的制造一般不与标准MOS工艺兼容，从而 DRAM工艺与常规逻辑工艺差异很大，工艺的整合相当困难。因此业界提出了用MOS管自身 的寄生电容来等效代替DRAM中电容的思想。请参阅图1，图1所示为现有技术的带两个MOS管的增益单元eDRAM单元结构示 意图。该eDRAM是由htel公司在美国专利US7120072中提出的，如图1所示，该feiin Cell eDRAM 100 包括写 MOS 晶体管 101、读 MOS 晶体管 102、写字线(Write Word Line, WWL)105、读字线(Read Word Line, RWL)106、写位线(Write Bit Line, WBL)107、读位线 (Read BitLine, RBL) 108以及等效寄生电容104。其中，写MOS晶体管101的源区连接于读 MOS晶体管102的栅极，MN点103为存储节点，等效寄生电容104 —端与103连接，另一端 接地，因此，丽点的电位的高低能控制读MOS晶体管102的导通与关断；例如，电容104存 储电荷时，代表存储“1”，丽点103为高电位，可以控制读MOS晶体管102关断。读MOS晶 体管102的一端接RBL，另一端接RWL ；写MOS晶体管101的一端接WBL，另一端接读MOS晶 体管102的栅极。在该实施例中，等效寄生电容104为写MOS晶体管101的有源区寄生电 容或读MOS晶体管102的栅电容，也或者是两者的结合。以下结合操作列表具体说明其操 作过程写操作(Write)写“0”时，RWL、RBL置0电位，读MOS晶体管102不工作；WffL 置-400mV，写MOS晶体管101导通，WBL置0V，从而等效寄生电容104放电，存储节点103电 位为0。写“ 1 ”时，RWL、RBL置0电位，读MOS晶体管102不工作；WffL置_400mV，写MOS晶 体管101导通，WBL置IV，从而等效寄生电容104充电，存储节点103电位为高电位。(1)数据保持时(Hold) RWL,RBL置0电位，读MOS晶体管102不工作，WffL置IV， 写MOS晶体管101关断，存储节点103的电位不受外界影响。(2)读操作(Read)读 “0” 时，WffL 置 IV，WBL 置 0V,写 MOS 晶体管 101 关断；RffL 偏置小于IV，RBL置0V，此时读MOS晶体管102导通，RWL通过读MOS晶体管对RBL充电， 由于读出电路具有钳位作用，RBL的电位能达到200mV，从而可以读出数据“0”。读“1”时， WWL置IV，WBL置0V，写MOS晶体管101关断；RWL偏置小于IV，此时读MOS晶体管102关断，RffL不会通过读MOS晶体管对RBL充电，RBL维持OV电位，从而可以读出数据“1”。图1所示的feiin Cell eDRAM单元不需要另外制造电容，采用标准CMOS工艺，并 且其结构相对eSRAM更简单，可以实现高密度的嵌入式存储。但是，由于等效寄生电容104 为写MOS晶体管101的有源区寄生电容或者读MOS晶体管102的栅电容、或者为写MOS晶体 管101的有源区寄生电容和读MOS晶体管102的栅电容的结合，等效寄生电容104的电容 值相对较小，且存储节点103受写MOS晶体管101的亚阈值特性影响，有可能漏电严重(如 图1中所示的箭头方向产生漏电)，从而使得存储节点的电荷泄露很快，较大影响存储单元 的数据保持时间。图2所示为现有技术的带三个MOS管的增益单元eDRAM单元结构示意图。虽然图 2的所示单元结构一定程度上解决了带两个MOS管的增益单元eDRAM单元被同一列选中单 元耦合串扰的问题，使得数据保持时间有所延长，但由于寄生电容仍然为一个MOS管的有 源区电容和另一个MOS管的栅电容之和，相对值还是很小，且存储节点受到写MOS管亚阈值 漏电的影响严重，使得存储节点的电荷泄露很快，影响存储单元的数据保持时间。
发明内容
本发明要解决的技术问题是，解决增益单元eDRAM单元的存储电荷泄漏较快、数 据保持时间短的问题。为解决以上技术问题，本发明提供一种增益单元eDRAM单元，包括写MOS晶体管、 读MOS晶体管、写字线、写位线、读字线、读位线、耦合互补MOS晶体管和接固定电压的公共 位线，所述耦合互补MOS晶体管的源端/漏端连接所述接固定电压的公共位线，所述耦合互 补MOS晶体管的栅极连接所述读位线，所述耦合互补MOS晶体管的漏端/源端连接所述写 MOS晶体管的漏端/源端以及所述读MOS晶体管的栅极，等效寄生电容形成于所述读MOS晶 体管的栅极。根据本发明的一实施例，其中，所述写MOS晶体管和读MOS晶体管为PMOS晶体管， 所述耦合互补MOS晶体管为NMOS晶体管。根据本发明的又一实施例，其中，所述写MOS晶体管和读MOS晶体管为NMOS晶体 管，所述耦合互补MOS晶体管为PMOS晶体管。根据本发明所提供的增益单元eDRAM单元，其中，所述等效寄生电容为写MOS晶体 管的有源区寄生电容、读MOS晶体管的栅电容、耦合互补MOS晶体管的有源区寄生电容三者 的并联组合。所述耦合互补MOS晶体管与写MOS晶体管具有基本相同的结构参数。所述写 MOS晶体管、耦合互补MOS晶体管上分别置衬底偏压，以同时减少写MOS晶体管和耦合互补 MOS晶体管的亚阈值漏电。本发明同时提供以上所述增益单元eDRAM单元的操作方法，在数据保持操作时， 写字线置为使写MOS晶体管关闭的第一电位，写位线置0电位，读位线置为使耦合互补MOS 晶体管关闭的第二电位，读字线置0电位或者第二电位，接固定电压的公共位线置为固定 电位；相对于等效寄生电容，通过写MOS管的亚阈值漏电流与通过耦合互补MOS晶体管的亚 阈值漏电流的方向相反。根据本发明所提供的操作方法，其中，写操作写“1”时，写字线置为使写MOS晶体 管导通的第三电位，读位线置为使耦合互补MOS晶体管关闭的第二电位，读字线置0电位或者第二电位，写位线置为第一电位，等效寄生电容通过写MOS晶体管被充电至第一电位；写 “0”时，写字线置为使写MOS晶体管导通的第三电位，读位线置为使耦合互补MOS晶体管关 闭的第二电位，读字线置0电位或者第二电位，写位线置为0电位，等效寄生电容通过写MOS 晶体管被放电至0电位。所述固定电位接近于第一电位。根据本发明所提供的操作方法，其中，读操作读“1”时，写字线置为使写MOS晶体 管关闭的第一电位，写位线置0电位，读字线置第一电位，读位线在读操作前被预充至0电 位并在读操作时保持0电位；读“0”时，写字线置为使写MOS晶体管关闭的第一电位，写位 线置0电位，读字线置第一电位，读位线的电位从0电位上升至外围读出放大电路所钳位的 电位。根据本发明所提供的操作方法，其中，刷新操作时，采用先读后写的模式。本发明同时提供一种增益单元eDRAM，其包括增益单元eDRAM阵列，其前述的增益单元eDRAM单元按行和列的形式排列而成；行译码器；列译码器；灵敏放大器；字线驱动模块；位线驱动模块；公共位线驱动模块，用于产生所有单元公共位线上的固定电压；以及逻辑控制模块，用于控制所述字线驱动模块和所述位线驱动模块在读操作、写操 作、数据保持操作以及刷新操作中的时序。本发明的技术效果是，通过增加耦合互补MOS晶体管和接到固定电压的公共位 线，增大用于存储数据的等效寄生电容；并在数据保持时，通过与写MOS管的亚阈值漏电方 向相反的耦合互补MOS晶体管的亚阈值电流来补偿写MOS管的亚阈值漏电造成的存储节点 的电荷泄漏。因此，该增益单元eDRAM单元具有数据保持时间长、刷新频率低的特点，由该 增益单元eDRAM单元形成的存储器具有功耗低的特点。而且由于存储单元保持数据相同时 间后，读晶体管的栅极，即存储节点的电平更接近初始写入电平，这样能更快的根据读MOS 管是否导通把读字线上的电压耦合到读位线上或者继续保持预充电的0电平，提高了数据 读取速度。
图1是现有技术的带两个MOS管的增益单元eDRAM单元结构示意图；图2是现有技术的带三个MOS管的增益单元eDRAM单元结构示意图；图3是本发明第一实施例的增益单元eDRAM单元结构示意图；图4是图3所示实施例增益单元eDRAM单元400的操作列表示意图；图5是本发明第二实施例的增益单元eDRAM单元结构示意图。图6是本发明提供的、由图3所示实施例增益单元eDRAM单元排列组成的增益单 元eDRAM存储器结构示意图。
具体实施例方式为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步 的详细描述。图3所示为本发明第一实施例的增益单元eDRAM单元结构示意图。如图3所示，该 增益单元eDRAM单元400包括写MOS晶体管401、读MOS晶体管402、耦合互补MOS晶体管 403、写字线(Write Word Line，WWL)406、写位线(Write Bit Line，WBL)407、读字线(Read Word Line, RWL)408、读位线(Read Bit Line, RBL)409、接固定电压的公共位线(Common Bit Line，CBL)410。其中，写MOS晶体管401的栅极连接至WWL，从而写MOS晶体管401受 WWL控制；MOS晶体管401的源端(或者漏端)接WBL，M0S晶体管401的漏端(或者源端) 接读MOS晶体管402的栅极；读MOS晶体管402的源端(或者漏端)接RWL，读MOS晶体管 402的漏端(或者源端)接RBL、并同时连接耦合互补MOS晶体管403的栅极，耦合互补晶 体管403的源端(或者漏端)接CBL，耦合互补晶体管403的漏端(或者源端)连接至读 MOS晶体管402的栅极或者写MOS管401的漏端(或者源端)。因此，根据MOS晶体的寄生 电容可知，会在读MOS晶体管402的栅极或者写MOS管401的漏端(或者源端)或者耦合 互补MOS晶体管403的漏端(或者源端)与地之间存在一个等效寄生电容，即图3中所示 的等效寄生电容405。该等效寄生电容405用虚线表示，是因为该电容并不是独立存在的电 容器件，而是写MOS晶体管401的有源区寄生电容、读MOS晶体管402的栅电容、耦合互补 MOS晶体管403的有源区寄生电容三者的并联组合。由于耦合互补MOS晶体管403的加入， 等效寄生电容405的电容值大于图1所示现有技术中的等效寄生电容104的电容值。该等 效寄生电容405可以存储电荷，等同实现DRAM(动态随机存储器)单元中的电容器件的功 能，因此，位置404可以定义为存储节点。在一实例中，当等效寄生电容405存储电荷时，存 储节点404是高电位，代表该eDRAM单元存储数据“1”，当等效寄生电容405释放电荷时， 存储节点404是低电位，代表该eDRAM单元存储数据“0”。当然，也可以选择相反的形式来 定义存储状态。在该图3所示实施例中，写MOS晶体管401、读MOS晶体管402为PMOS晶 体管，当其栅电压为负电压信号时，可以使晶体管401和402导通。而耦合互补MOS晶体管 403为NMOS晶体管，当其栅电压为正电压信号时，可以使晶体管403导通。与传统的eDRAM 单元相同，该单元400不需要专门的电容器件制备工艺，易于标准CMOS工艺兼容。以下结合图4所示的操作列表对图3实施例的增益单元eDRAM单元的操作方法进 行说明。图4所示为图3所示实施例增益单元eDRAM单元400的操作列表示意图。以下结 合操作列表具体说明其写操作、读操作、数据保持操作以及刷新操作过程(1)写操作(Write)写“1”时，WffL置为(-V1)伏(V)，例如，-Vl设置为-400毫 伏，写MOS晶体管400导通，RWL和RBL分别置为0V，WBL置为VDD，从而等效寄生电容405 通过写MOS晶体管401被WBL充电，存储节点404电位接近高电平VDD。写“0”时，WffL置 为(-V1) V，写MOS晶体管400导通，RffL和RBL分别置为0V，WBL也置为0V，从而等效寄生 电容405通过写MOS晶体管401对WBL放电，存储节点404电位接近低电平0。(2)数据保持操作(Hold) =WffL置VDD，WBL置0，RffL和RBL也分别置0，写MOS晶 体管401和耦合互补MOS晶体管403关断，读MOS晶体管不工作，存储节点404的电位几乎 不变。需要说明的是，由于耦合互补MOS晶体管403的引入，CBL410所置的固定电压为较高电压，其足以通过耦合互补MOS晶体管403的亚阈值漏电来补偿通过写MOS晶体管401的 亚阈值漏电所导致的存储节点电位降低。较佳地，CBL410的固定电压选择与Vdd(即存储 节点404的电位)大约相等。在该实施例，可以形成如图所示方向的写MOS晶体管401的 亚阈值漏电和耦合互补MOS晶体管403的亚阈值漏电，尤其是在存储“1”时，(这是因为增 益单元eDRAM的数据保持时间主要由存储“1”的单元决定，数据“0”的上升相比数据1的 下降速率缓慢得多；例如，观察读MOS晶体管，假设阈值电压为-0. 3V，只要存储“1”的单元 的存储节点从1. 2V下降到0. 9V，就会发生错误，而对存储“0”的单元存储节点只有从大约 OV(在较佳情况下，会由于写操作完成时写字线拉高而被耦合到200mV左右)上升到0. 9V 才会发生错误，因而可以很明显的看到存储“1”的减弱速率更是决定性因素)。由上可知， 相比现有技术的eDRAM单元中的存储电位因在保持操作过程中的写MOS晶体管的亚阈值漏 电所导致的电位下降，该实施例的存储节点404的电位在数据保持操作过程的电位下降相 对更加缓慢，eDRAM单元400的数据保持时间增长，从而可以大大减少刷新操作的次数。(3)读操作(Read)读 “ 1 ” 时，WffL 接 VDD，WBL 接 0，RWL 接 VDD，RBL 先预充至 0， 此时写MOS晶体管401关断，如果存储节点404为“ 1 ”，读MOS晶体管402关断，读位线RBL 维持0电平。读“0”时，WffL接VDD，WBL接0，RWL接VDD，RBL在读操作前被预充至0电位， 此时写MOS晶体管401关断，如果存储节点404为“0”，读MOS晶体管402导通，读位线RBL 电压从0上升，由于eDRAM存储单元400的外围读出放大电路的钳位作用，RBL的电位可达 到V2(外围读出放大电路所钳位的电压)。需要说明的是，V2可以设置为略小于耦合互补 MOS晶体管403导通的阈值电压，例如，当Vdd为1. 2V时，耦合互补MOS晶体管403的阈值 电压Vth为0. 3 0. 4V，V2设置为0. 3V，即使RBL电位为V2，由于写操作完成时写字线拉 高存储节点电压会被耦合到200mV左右，故耦合互补MOS晶体管403也不会导通。因此也 不会影响存储节点404的电位。由上可知，根据RBL上的不同电压可以分辨增益单元eDRAM 单元400所存储的数据状态。(4)刷新操作由上可知，虽然，该增益单元eDRAM单元400的数据保持特性相对 大大提高，但由于存储节点404存在写MOS晶体管401管和读MOS晶体402管的亚阈值漏 电以及读MOS晶体管402管的栅漏电，即使401管、403管的亚阈值漏电方向相对存储节点 的方向相反、大小相当，但整体来看，仍不可避免有少量漏电。因此也需要对增益单元eDRAM 单元400定期进行刷新操作。不过该刷新频率较低，在刷新操作时，采用先读后写的模式。以上操作过程中，CBL410均置固定电压。因此，由以上可知，一方面，由于等效寄生电容404的电容值的增加，一定程度上 使得存储节点的初始电荷量更高，在电荷泄露速度相同的情况下，数据保持时间可以更长。 另外一方面，增益单元eDRAM的存储结构的漏电途径主要包括三部分亚阈值漏电、PN结漏 电和栅极漏电，其中，亚阈值漏电占绝大部分，PN结漏电占较小部分，栅极漏电几乎忽略不 计。本发明提供的eDRAM单元400，由于耦合互补MOS管和写MOS管的亚阈值漏电方向相反、 大小数量级相同，因此会部分相互抵偿，因而本发明提供的eDRAM单元电荷泄露的更慢，使 得在存储节点初始电荷量相同的情况下，数据保持时间可以更长。进一步，由于存储节点的电容增大以及亚阈值漏电抵消，使得相比现有图1和图2 所示结构，在存储单元保持数据相同时间后，读晶体管的栅极，即存储节点的电平更接近初 始写入电平，这样就能更快的根据读MOS管是否导通把读字线上的电压耦合到读位线上或者继续保持预充电的0电平，提高了数据读取速度。再进一步，本发明提供的eDRAM单元的RWL和RBL则在保持时接低电平，再加上数 据保持时间较长、使得刷新功耗大幅降低，因而在eDRAM阵列的操作总功耗上有显著优势。图5所示为本发明第二实施例的增益单元eDRAM单元结构示意图。对比图3所示 实施例的增益单元eDRAM单元结构，该增益单元eDRAM单元500同样包括写MOS晶体管 501、读MOS晶体管502、耦合互补MOS晶体管503、写字线(Write Word Line，ffffL) 506、写位 线(Write Bit Line，WBL) 507、读字线(Read Word Line，RWL) 508、读位线(ReadBit Line, RBL) 509、接固定电压的公共位线(Common Bit Line，CBL) 510。等效寄生电容505同样写 MOS晶体管501的有源区寄生电容、读MOS晶体管502的栅电容、耦合互补MOS晶体管503 的有源区寄生电容三者的并联组合，存储节点504的电位反映增益单元eDRAM单元500的 数据存储状态。与图3所示实施例的区别是写MOS晶体管501、读MOS晶体管502为NMOS 晶体管，当其栅电压为正电压信号时，可以使晶体管501和502导通。而耦合互补MOS晶体 管503为PMOS晶体管，当其栅电压为负电压信号时，可以使晶体管503导通。该图5所示 实施例的增益单元eDRAM单元500与图3所示实施例的增益单元eDRAM单元400的工作原 理基本相同，在此不再作一一详述。需要进一步说明的是，为进一步提高本发明增益单元eDRAM单元的数据保持时 间，可以设计耦合互补MOS晶体管与写MOS晶体管具有基本相同的结构参数(例如MOS管 宽长比等)，从而使分别流过写MOS晶体管的亚阈值漏电和流过的耦合互补MOS晶体管的亚 阈值漏电在大小上更加接近。另外，还可以，在写MOS晶体管、耦合互补MOS晶体管上分别 置衬底偏压，以同时减少写MOS晶体管和耦合互补MOS晶体管的亚阈值漏电。图6所示为本发明提供的、由图3所示实施例增益单元eDRAM单元排列组成的增 益单元eDRAM存储器结构示意图。该增益单eDRAM存储器包括增益单元阵列，增益单元阵 列是由增益单元按行和列的形式排列而成。字线和位线交叉排列，增益单元置于交叉排列 点。该增益单元eDRAM存储器还包括行译码器、列译码器、灵敏放大器、字线驱动模块、位线 驱动模块、公共位线驱动模块和逻辑控制模块。逻辑控制模块的功能是控制字线驱动模块 和位线驱动模块在读操作、写操作、数据保持操作以及刷新操作中的时序。其中选中行选中 列的位线电压变化可通过灵敏放大器分辨，并与Vref (参考电压)比较，得到读出数据。行 地址数输入行译码器，用于选中阵列中的WffL和RWL，列地址输入列译码器，公共位线驱动 模块用于产生所有单元公共位线上的固定电压，该固定电压为较高电平。在不脱离本发明的精神和范围的情况下，本领域技术人员可以做出对增益单元 eDRAM单元中的具体器件的等同功能的替换，例如耦合互补MOS晶体管替换为用于耦合互 补的三极管等。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述 的具体实施例。尽管对本发明的描述是以参考实例和较佳实施例的方式做出的，但是本领域的技 术人员将认知到，在不脱离本发明的范围和精神的前提下，可以在形式或者细节上做出改变。
权利要求
1.一种增益单元eDRAM单元，包括写MOS晶体管、读MOS晶体管、写字线、写位线、读字 线、读位线，其特征在于，还包括耦合互补MOS晶体管和接固定电压的公共位线，所述耦合 互补MOS晶体管的源端/漏端连接所述接固定电压的公共位线，所述耦合互补MOS晶体管 的栅极连接所述读位线，所述耦合互补MOS晶体管的漏端/源端连接所述写MOS晶体管的 漏端/源端以及所述读MOS晶体管的栅极，等效寄生电容形成于所述读MOS晶体管的栅极。
2.根据权利要求1所述的增益单元eDRAM单元，其特征在于，所述写MOS晶体管和读 MOS晶体管为PMOS晶体管，所述耦合互补MOS晶体管为NMOS晶体管；或者所述写MOS晶体 管和读MOS晶体管为NMOS晶体管，所述耦合互补MOS晶体管为PMOS晶体管。
3.根据权利要求1所述的增益单元eDRAM单元，其特征在于，所述等效寄生电容为写 MOS晶体管的有源区寄生电容、读MOS晶体管的栅电容、耦合互补MOS晶体管的有源区寄生 电容三者的并联组合。
4.根据权利要求1所述的增益单元eDRAM单元，其特征在于，所述耦合互补MOS晶体管 与写MOS晶体管具有基本相同的结构参数。
5.根据权利要求1所述的增益单元eDRAM单元，其特征在于，所述写MOS晶体管、耦合 互补MOS晶体管上分别置衬底偏压，以同时减少写MOS晶体管和耦合互补MOS晶体管的亚 阈值漏电。
6.一种如权利要求1所述的增益单元eDRAM单元的操作方法，其特征在于，数据保持操 作时，写字线置为使写MOS晶体管关闭的第一电位，写位线置0电位，读位线置为使耦合互 补MOS晶体管关闭的第二电位，读字线置0电位或者第二电位，接固定电压的公共位线置为 固定电位；相对于等效寄生电容，通过写MOS管的亚阈值漏电流与通过耦合互补MOS晶体管 的亚阈值漏电流的方向相反。
7.根据权利要求6所述的操作方法，其特征在于，写操作写“1”时，写字线置为使写 MOS晶体管导通的第三电位，读位线置为使耦合互补MOS晶体管关闭的第二电位，读字线置 0电位或者第二电位，写位线置为第一电位，等效寄生电容通过写MOS晶体管被充电至第一 电位；写“0”时，写字线置为使写MOS晶体管导通的第三电位，读位线置为使耦合互补MOS 晶体管关闭的第二电位，读字线置0电位或者第二电位，写位线置为0电位，等效寄生电容 通过写MOS晶体管被放电至0电位；所述固定电位接近于第一电位。
8.根据权利要求6所述的操作方法，其特征在于，读操作读“1”时，写字线置为使写 MOS晶体管关闭的第一电位，写位线置0电位，读字线置第一电位，读位线在读操作前被预 充至0电位并在读操作时保持0电位；读“0”时，写字线置为使写MOS晶体管关闭的第一电 位，写位线置0电位，读字线置第一电位，读位线的电位从0电位上升至外围读出放大电路 所钳位的电位。
9.根据权利要求6所述的操作方法，其特征在于，刷新操作时，采用先读后写的模式。
10.一种增益单元eDRAM，其特征在于，包括增益单元eDRAM阵列，其由权利要求1-5任一所述的增益单元eDRAM单元按行和列的 形式排列而成；行译码器；列译码器；灵敏放大器； 字线驱动模块； 位线驱动模块；公共位线驱动模块，用于产生所有单元公共位线上的固定电压；以及 逻辑控制模块，用于控制所述字线驱动模块和所述位线驱动模块在读操作、写操作、数 据保持操作以及刷新操作中的时序。
全文摘要
本发明属于动态随机存储器技术领域，具体为一种增益单元eDRAM单元、存储器及其操作方法。本发明提供的增益单元eDRAM单元是在写MOS晶体管、读MOS晶体管、写字线、写位线、读字线、读位线、等效寄生电容的基础上，增加耦合互补MOS晶体管和接到固定电压的公共位线而获得，使该增益单元eDRAM单元具有数据保持时间长、刷新频率低的特点，由该增益单元eDRAM单元形成的存储器具有读取速度快、功耗低的特点。
文档编号G11C11/409GK102081962SQ200910199380
公开日2011年6月1日 申请日期2009年11月26日 优先权日2009年11月26日
发明者严冰, 孟超, 林殷茵, 程宽, 董存霖, 解玉凤, 马亚楠 申请人:复旦大学