用于迭代解码中与相位相关的数据检测的系统和方法

专利名称：用于迭代解码中与相位相关的数据检测的系统和方法
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用于迭代解码中与相位相关的数据检测的系统和方法
背景技术：
本发明涉及用于传送信息的系统和方法，并且更具体地涉及用于对接收的数据集 进行数据检测的系统和方法。多种系统依赖于在发射机和接收机之间传送信息。例如，无线传输系统包括通过 无线传输介质向接收机发送信息的发送装置，所述接收机尝试再次创建原始传送的信息。 作为另一实例，硬盘驱动器向存储介质发送或者写入数据，并且之后从所述存储介质访问 所述数据。在这两种情况中，一个或多个数据检测器电路可以被用于检测所接收的数据，以 尝试再次创建原始发送的信息。在有些情况下，未校正的错误留在了接收数据中，并且原始 发送的信息可能会丢失。因此，由于至少上述的原因，在现有技术中存在对于处理接收数据的先进的系统 和方法的需要。

发明内容
本发明涉及用于传送信息的系统和方法，并且更具体地涉及用于对接收数据集进 行数据检测的系统和方法。本发明的一些实施例提供了数据处理电路。上述电路包括第一数据检测电路，其 向数据集应用与相位相关的数据检测算法，由此使得第一数据检测电路的第一输出取决于 对第一数据检测电路呈现的数据集的相位而变化。对于第一数据检测电路呈现数据集的第 一相位。所述电路进一步包括相移电路，其对第一输出的衍生进行相移，由此使得所述数据 集的第二相位被提供作为相移输出；以及第二数据检测电路，所述第二数据检测电路对所 述相移输出应用与相位相关的数据检测算法，由此使得第二数据检测电路的第二输出至少 部分地由于对第二数据检测电路呈现的数据集的不同相位而从第一输出变化。本发明的各种实施例提供了数据处理电路。上述电路包括第一数据检测电路，其 向数据集应用与相位相关的数据检测算法，由此使得第一数据检测电路的第一输出取决于 对第一数据检测电路呈现的相位而变化。对于第一数据检测电路呈现所述数据集的第一相 位。所述电路进一步包括解码器电路，其向所述第一输出应用解码算法以产生解码输出，和 相移电路，其对解码输出进行相移，由此使得所述数据集的第二相位被提供作为相移输出。 第二检测电路对所述相移输出应用与相位相关的数据检测算法，由此使得第二数据检测电 路的第二输出至少部分地由于对第二数据检测电路呈现的数据集的不同相位而从所述第 一输出变化。在上述实施例的某些情况下，第一数据检测电路与第二数据检测电路不同。在上 述实施例的其他情况下，第一数据检测电路和第二数据检测电路被实现作为一个数据检测 电路。在上述实施例的特定情况下，所述解码器是低密度奇偶校验解码器，以及第一数据检 测电路是SOVA检测器电路或者MAP检测器电路。在上述实施例的某些情况下，第一数据检测电路和第二数据检测电路提供两种与 相位相关的检测处理。在上述实施例的其他情况下，第一数据检测电路和第二数据检测电路提供四种与相位相关的检测处理。在上述实施例的多种情况下，相移电路是延迟电路。所 述延迟电路可以是可变延迟电路，其可操作用于使得数据输入被移动可变的量。在特定的 情况中，所述电路进一步包括相位对准电路，其可操作用于在向解码器电路呈现第一输出 之前将第一输出对准到解码器边界。在一种特定的情况下，解码器边界是4T边界。在有些 情况下，所述相位对准电路是可变延迟电路。本发明的其他实施例提供了用于数据处理的方法。所述方法包括接收数据集并且 对所述数据集进行第一数据检测。所述第一数据检测是产生第一输出的与相位相关的数据 检测，所述第一输出取决于向其应用第一数据检测的数据集的相位而变化。第一数据检测 应用于数据集的第一相位。对第一输出进行数据解码以产生解码输出，并且对所述解码输 出施加相移，由此使得所述数据集的第二相位被提供作为相移输出。对所述相移输出进行 第二数据检测。所述第二数据检测是产生第二输出的与相位相关的数据检测，所述第二输 出取决于呈现的输入的相位而变化。在上述实施例的某些情况下，所述方法进一步包括相位对准第一输出，由此使得 在向所述解码器电路呈现第一输出之前将第一输出对准解码器边界。在有些情况下，相位 对准第一输出包括对第一输出施加可变延迟。在上述实施例的特定情况中，利用相同的数 据检测电路完成第一数据检测和第二数据检测。在此情况下，所述方法可以进一步包括在 进行第一数据检测之前相移所述数据集以与特定的相位对准。上述发明内容仅仅提供了本发明的一些实施例的总体概要。从以下的具体实施方 式、所附的权利要求书和附图，本发明的多种其他目的、特征、优点及其他实施例将变得非
常清楚。


参考在说明书的其他部分中描述的附图可以实现对本发明的各种实施例的进一 步理解。在附图中，相同的参考数字被用于在所有若干附图中指代相同的部件。在有些情 况下，由小写字母组成的下标与参考数字相关联以表示多个同类部件中的一个。当在没有 对现有的下标进行说明的情况下涉及参考数字时，其意图是指所有这样的多个相同部件。图1示出了数据处理电路，其包括根据本发明的一些实施例的多相位数据检测电 路；图2a、2b和2c示出了根据本发明的一些实施例的相移数据处理的图解；图3示出了根据本发明的各种实施例的基于排队的检测/解码的数据处理电路， 其包括多相位数据检测电路；图4示出了根据本发明的一个或多个实施例的多相位数据检测处理的方法的流 程图；图5示出了根据本发明各种实施例的包括多相位数据检测电路的存储系统；以及图6示出了根据本发明一个或多个实施例的包括多相位数据检测电路的通信系统。
具体实施例方式本发明涉及用于传送信息的系统和方法，并且更具体地涉及用于对接收数据集进行数据检测的系统和方法。本发明的多种实施例执行数据处理，其包括通过一系列数据检测器电路和/或通 过经由相同数据检测器电路的连续传递的处理。数据检测器电路是与相位相关的，由此使 得通过相同检测器电路与样本集的一个相位不同地处理该样本集的另一相位。作为一个例 子，利用应用于较高基数网格(radix trellis)的全速率数据检测算法的检测器将表现出 某些相位相关性。例如，1/2速率数据检测器使用基数4的网格，其中存在离开和进入每一 种状态的四个分支，以及每一分支对应于2T，其中T表示位周期。作为另一实例，1/4速率数 据检测器使用基数16的网格，其中存在离开和进入每一种状态的十六个分支，并且每一分 支对应于4T。更高阶基数的检测器也是可能的，其中每分支的位数是N，而所述基数是2n。 基数2N的检测器将采样的数据集分到N个分支位置，并且对所述数据集执行与位置有关的 检测算法。当进行连续的检测器迭代时，数据集被引入了不同的相位，从而对于每个分支位 置获得了不同的处理。如此处使用的，术语"相位"被用于描述数据集的相对于通过数据 检测器电路应用的不同数据检测算法的定位或者位置。因此，例如，在数据集被分到二个位 置中的情况下(即，位0位于A位置，位1位于B位置，位2位于A位置，位3位于B位置等 等)，在第一数据检测迭代期间，利用数据检测器电路的第一算法或者分支来处理位0，而 利用数据检测器电路的第二算法或者分支来处理位1。在随后的数据检测迭代中，利用数据 检测器电路的第二算法或者分支来处理位0，以及利用数据检测器电路的第一算法或者分 支来处理位1。作为一个例子，在本发明的一些实施例中，利用一次对四个样本进行操作的检测 器电路(即，4T检测器)，其中第一检测处理或算法应用于第一和第三样本，而第二检测处 理或算法应用于第二和第四样本。因此，在这种情况下，检测器电路的输出取决于特定输入 是奇数相位或偶数相位而变化，相位的变化产生了检测器电路的不同输出。应当注意，上述 例子对于一次处理两个样本的检测器(即，2T检测器)也同样适用。在本发明的其他实施 例中，检测器电路被用于一次操作四个样本，其中第一检测处理或算法应用于第一样本，第 二检测处理或算法应用于第二样本，第三检测处理或算法应用于第三样本，以及第四检测 处理应用于第四样本。因此，在这种情况下，检测器电路的输出取决于特定输入是第一、第 二、第三或者第四相位而变化，相位的变化产生了检测器电路的不同输出。应当指出，在这 里提供的大部分讨论着重于4T数据检测器电路，其提供两个或者四个与相位相关的路径， 但是也可以使用其他数据检测器，包括但不限于，提供某些数目的与数据相关的路径的2T 和8T数据检测器。在实施例中，对于通过检测器电路(多个)的连续传递改变样本的相位。例如，在 实现了提供两个不同的相位处理的相同检测器电路的三种情况的系统中，输入数据的一个 相位可以被应用于第一检测器电路，输入数据的不同相位可以被应用于第二检测器电路， 以及输入数据的另一不同相位可以被应用于第三检测器电路。以这种方法，在每个连续传 递上应用了不同的检测处理或算法，获得相应的检测器输出的变化。对于数据输入表现出 某些类型的错误的情况，上述系统扰动增加了数据收敛的可能性。转向图1，示出了根据本发明的一些实施例的包括多相位数据检测电路的数据处 理电路100 ；数据处理电路100包括模数转换器104，其接收模拟输入102并且提供一系列 数据样本106。可以基于从原始数据源(未示出)获得的信息从模拟处理电路(未示出)接收模拟输入102。作为一个例子，所述原始数据源可以是存储介质，其中数据处理电路100 被实现为硬盘驱动器的一部分。作为另一实例，所述原始数据源可以是传输介质，其中数据 处理电路100被实现为传输系统的一部分。基于此处提供的教导，本领域技术人员将认识 到可以与本发明的不同实施例相关地使用的各种原始数据源。数字样本106被提供到全局迭代电路110。这些样本可以被直接提供或者通过某 些中间电路(例如数字滤波器，未示出)提供。全局迭代电路110包括数据检测器电路112， 其提供检测器输出114到相位对准电路116。数据检测器电路112可以是在现有技术中已 知的任何类型的数据检测器，包括但不限于，软输出维特比算法检测器(SOVA)或者最大后 验(MAP)检测器。数据检测器电路112施加与相位相关的数据检测处理。例如，在本发明的 一些实施例中，数据检测器电路112 —次操作四个样本，其中第一检测处理或算法应用于 第一和第三样本，以及第二检测处理或算法应用于第二和第四样本。因此，在这种情况下， 检测器输出114取决于特定输入是奇数相位或偶数相位而变化，而相位变化产生了数据检 测器电路112的不同输出。在本发明的其他实施例中，数据检测器电路112 —次操作四个 样本，其中第一检测处理或算法应用于第一样本，第二检测处理或算法应用于第二样本，第 三检测处理或算法应用于第三样本，以及第四检测处理应用于第四样本。因此，在这种情况 下，检测器输出114取决于特定输入是第一、第二、第三或者第四相位而变化，以及相位变 化产生了数据检测器电路112的不同输出。在Fitzpatrick等人在2008年1月22日提交 的题为"Methods and Apparatus for MAP Detection withReduced Complexity"的美国 专利申请No. 12/017，765中公开了可以与本发明的不同实施例相关地使用的数据检测器 电路的一个例子。上述的专利申请被转让给与本申请共同的实体，并且上述专利申请的全 部内容出于各种目的被并入本文中。基于此处提供的教导，本领域技术人员将认识到，可以 与本发明的不同实施例相关地使用的各种数据检测器电路。根据此处提供的教导，本领域 技术人员将认识到，可以根据本发明的不同实施例使用的、提供对输入集的与相位相关的 处理的各种数据检测器。相位对准电路116接收检测器输出114并且提供解码器输入118，所述解码器输入 118相对于同步标记或者其他位置指示符对准特定的相位。例如，在本发明的一些实施例 中，解码器输入118对准在4T边界上。在本发明的一些实施例中，相位对准电路116被实 现为延迟电路，其能够延迟解码器输入118，由此使得解码器输入118对准定义的边界。因 此，例如，当解码器输入118将要对准在4T边界上以及相位对准电路116接收3T相位的输 入时，相位对准电路116将输入延迟1T。作为另一实例，在相位对准电路116接收2T相位 的输入的情况下，相位对准电路116将输入延迟2T。再一个实例，在相位对准电路116接收 IT相位的输入的情况下，相位对准电路116将输入延迟3T。还一个实例，在相位对准电路 116接收4T相位的输入的情况下，相位对准电路116仅仅使输入传递通过作为解码器输入 118。应当注意，可以在解码器输入118处提供除了 4T之外的相位对准，具有对由相位对准 电路116提供的延迟的相应的修正。数据解码器电路120接收解码器输入118，对其施加解码算法，并且提供解码输出 122。数据解码器电路120可以是在现有技术中已知的任何解码器电路，包括但不限于，低 密度奇偶校验解码器(LDPC)。基于此处提供的教导，本领域技术人员将认识到可以与本发 明的不同实施例相关地使用的各种解码器电路。
数字样本106也被提供到延迟电路124，所述延迟电路124延迟数字样本以匹配通 过全局迭代电路Iio的延迟，由此使得样本与解码输出122对准。这些样本可以被直接提 供或者通过某些中间电路(例如数字滤波器，未示出)提供。延迟电路124提供延迟输出 125。相移电路126接收延迟输出125和解码输出122，并且向全局迭代电路130提供相移 后的数据输出128。全局迭代电路130包括数据检测器电路132，所述数据检测器电路132 向相位对准电路136提供检测器输出134。数据检测器电路132可以与数据检测器电路112 相同。相移电路126对延迟输出125和解码输出122施加足够的相移，由此保证对数据检 测器电路132呈现的相位不同于先前对于数据检测器电路112呈现的相位。相位对准电路136从数据检测器电路132接收检测器输出134，并且提供相对于同 步标记或者其他位置指示符与特定相位对准的解码器输入138。该对准类似于上述与解码 器输入118相关所讨论的对准。数据解码器电路140接收解码器输入138，对其施加解码算 法，并且提供解码输出142。数据解码器电路140可以是在现有技术中已知的任何解码器电 路，包括但不限于，低密度奇偶校验解码器(LDPC)。基于此处提供的教导，本领域技术人员 将认识到可以与本发明的不同实施例相关地使用的各种解码器电路。数字样本106还被提供到延迟电路144，所述延迟电路144延迟数字样本以匹配通 过全局迭代电路110、相移电路126和全局迭代电路130的延迟，由此使得样本与解码输出 142对准。这些样本可以被直接提供或者通过某些中间电路(例如数字滤波器，未示出)提 供。延迟电路144提供延迟输出145。相移电路146接收延迟输出145和解码输出142，并 且向数据检测器电路150提供相移后的数据输出148。数据检测器电路150可以与数据检 测器电路112和/或数据检测器电路132相同。相移电路146对延迟输出145和解码输出 142施加足够的相移，由此确保对数据检测器电路150呈现的相位不同于先前对于数据检 测器电路132呈现的相位，并且可能与先前对于数据检测器电路112呈现的相位不同。相 位对准电路146从数据检测器电路150接收检测器输出152，并且提供相对于同步标记或者 其他位置指示符与特定相位对准的恢复输出160。该对准类似于上述与解码器输入118相 关地讨论的对准。通过对连续的数据检测器电路呈现数据集的不同相位，对于通过连续的数据检测 器电路的每个连续的传递施加了不同的检测处理或算法，获得了数据检测器电路输出的相 应变化。当数据输入表现出某些类型的错误时，上述系统干扰增加了数据收敛的可能性。
转向图2a，示出了根据本发明的一些实施例的在通过连续数据检测器电路的处理 期间的数据相移的图示200。具体来说，图示200示出了其中使用了三个连续的数据检测器 电路(或者迭代通过相同的检测器电路)的情况，其中每个数据检测器电路提供两种与相 位相关的检测处理或算法。如图所示，利用一系列数据样本210相对于同步标记205的绝 对位置对所述数据样本210进行编号。数据样本210被呈现给由一系列样本220表示的数 据检测器电路。数据检测器电路提供两种与相位相关的检测处理或算法，被标记为A和B。 如图所示，利用A检测处理对来自数据样本210的数据样本0进行处理，以及利用B检测处 理对来自数据样本210的数据样本1进行处理。如图所示，对于其余的数据样本220交替 地使用A和B处理。 一旦数据检测器电路的处理完成，在被引入解码器电路之前对数据进行相位对 准。所述相位对准被描述为样本225。在这种情况下，在4T边界245上完成了相位对准。应当注意，根据本发明的不同实施例可以使用其他的相位对准。由于数据检测处理的输出 (样本220)已经被对准到4T边界上，因此在执行解码处理之前增加OT延迟以实现期望的 相位对准。还应注意，所描述的4T边界不是连续的或者重合的4T边界，而是取决于通过 数据检测器电路和数据解码器电路的处理所需的时间而可以被分开数百乃至于数千周期。 因此，例如，4T边界245b是在4T边界245a之后四个周期，而4T边界245c可以在4T边界 245b之后数百或者数千周期。一旦解码器电路的处理完成，在被引入检测器电路(或者另一检测器电路或者另 一通过相同检测器电路的迭代)之前对数据进行相移。所述相移被描述为样本230。所述 相移被设计为当与先前的检测处理(即，应用于样本220的检测处理)相比时保证对给定 样本应用不同的与相位相关的检测处理。在这种情况下，样本被延迟1T，由此使得利用B检 测处理对来自数据样本210的数据样本0进行处理，以及利用A检测处理对来自数据样本 210的数据样本1进行处理。这与应用于样本220的检测处理相反。类似地，对于数据样本 210的其他样本也使得A和B处理相反。一旦数据检测器电路的处理完成，在被引入解码器电路之前对数据进行相位对 准。所述相位对准被描述为样本225。在这种情况下，在4T边界245上完成了相位对准。 再次，应当注意，根据本发明的不同实施例可以使用其他的相位对准。由于数据检测处理的 输出(样本230)表现出IT相位对准，因此在执行解码处理之前加入3T延迟以实现期望的 相位对准。一旦解码器电路的处理完成，在被引入检测器电路(或者另一检测器电路或者另 一通过相同检测器电路的迭代)之前对数据进行相移。所述相移被描述为样本240。所述 相移被设计为当与先前的检测处理(即，应用于样本230的检测处理)相比时确保将不同 的与相位相关的检测处理应用于给定的样本。在这种情况下，样本已经被相位对准，由此使 得将施加不同的与相位相关的处理。具体来说，利用A检测处理对来自数据样本210的数 据样本0进行处理，以及利用B检测处理对来自数据样本210的数据样本1进行处理。这 与应用于样本230的检测处理相反。类似地，对于数据样本220的其他样本也使得A和B 处理相反。因此，施加了 OT相移。如图所示，对于每个连续的数据检测步骤，对数据检测器呈现了数据的不同相位。 通过对连续的数据检测步骤呈现数据集的不同相位，对于通过连续的数据检测器电路的每 个连续的传递施加了不同的检测处理或算法，获得了数据检测器电路的输出的相应变化。 对于数据输入表现出某些类型的错误的情况，上述系统干扰增加了数据收敛的可能性。应 当注意，图2a的图示仅仅是示例性的，基于此处提供的教导，本领域技术人员将认识到可 以与本发明不同实施例相关地实现的相移和对准的许多其他例子。应当注意，尽管与以4T边界操作的4T检测器相关地描述了图2a，然而其还可以应 用于以2T边界操作的2T检测器。在这种情况下，任何相移被对准到2T边界，而不是如图 所示的4T边界245。2T检测器的一个例子如图2b所示，其中示出了根据本发明一些实施 例的在通过连续的数据检测器电路的处理期间的数据相移的图示201。具体来说，图示201 示出了其中使用两个连续数据检测器电路(或者通过相同检测器电路的迭代)的情况，其 中每个数据检测器电路提供两种与相位相关的检测处理或算法。如图所示，利用一系列数 据样本210相对于同步标记205的绝对位置对所述数据样本210进行编号。数据样本210被呈现给由一系列样本221表示的数据检测器电路。数据检测器电路提供两种与相位相关 的检测处理或算法，被标记为A和B。如图所示，利用A检测处理对来自数据样本210的数 据样本0进行处理，以及利用B检测处理对来自数据样本210的数据样本1进行处理。如 图所示，对于其余的数据样本221交替地使用A和B处理。一旦数据检测器电路的处理完成，在被引入解码器电路之前对数据进行相位对 准。所述相位对准被描述为样本226。在这种情况下，在2T边界246上完成了相位对准。 应当注意，根据本发明的不同实施例可以使用其他的相位对准。由于已经以2T边界对准数 据检测处理的输出(样本221)，由此在执行解码处理之前增加OT延迟以实现期望的相位 对准。还应当注意，所描述的2T边界不是连续的或者重合的2T边界，而是取决于通过数据 检测器电路和数据解码器电路的处理所需要的时间而可以被分开数百乃至于数千周期。因 此，例如，2T边界246b在2T边界246a之后两个周期，而2T边界246c可以在2T边界246b 之后数百或者数千周期。一旦解码器电路的处理完成，在被引入检测器电路(或者另一检测器电路或者另 一通过相同检测器电路的迭代)之前对数据进行相移。所述相移被描述为样本231。所述 相移被设计为当与先前的检测处理(即，应用于样本221的检测处理)相比时，确保将不同 的与相位相关的检测处理应用于给定的样本。在这种情况下，样本被延迟1T，由此使得利 用B检测处理对来自数据样本210的数据样本0进行处理，以及利用A检测处理对来自数 据样本210的数据样本1进行处理。这与应用于样本221的检测处理相反。类似地，对于 数据样本210的其他样本也使得A和B处理相反。如图所示，对于每个连续的数据检测步骤，对数据检测器呈现了数据的不同相位。 通过对连续的数据检测步骤呈现数据集的不同相位，对于通过连续的数据检测器电路的每 个连续的传递应用了不同的检测处理或算法，获得了数据检测器电路的输出的相应变化。 对于当数据输入表现出某些类型的错误的情况，上述系统干扰增加了数据收敛的可能性。 应当注意，图2b的图示仅仅是示例性的，基于此处提供的教导，本领域技术人员将认识到 可以与本发明不同实施例相关地实现的相移和对准的许多其他例子。 转向图2c，示出了根据本发明的一些实施例的在通过连续数据检测器电路的处理 期间的数据相移的图示250。具体来说，图示250示出了其中使用了四个连续数据检测器电 路(或者通过相同检测器电路的迭代)的情况，其中每个数据检测器电路提供四种与相位 相关的检测处理或算法。相对于图2a的同步标记205和相同的一系列数据样本210示出 了数据。数据样本210被呈现给由一系列样本260表示的数据检测器电路。该数据检测器 电路提供四种与相位相关的检测处理或算法，被分别标记为A、B、C和D。如图所示，利用A 检测处理对来自数据样本210的数据样本0进行处理，利用B检测处理对来自数据样本210 的数据样本1进行处理，利用C检测处理对来自数据样本210的数据样本2进行处理，以及 利用D检测处理对来自数据样本210的数据样本3进行处理。如图所示，对其余的数据样 本260重复地使用A、B、C和D处理。 一旦数据检测器电路的处理完成，在被引入解码器电路之前对数据进行相位对 准。所述相位对准被描述为样本265。在这种情况下，在4T边界295上完成了相位对准。 应当注意，根据本发明的不同实施例可以使用其他的相位对准。由于数据检测处理的输出 (样本260)已经被对准到4T边界上，由此在执行解码处理之前加入OT延迟以实现期望的相位对准。还应注意，所描述的4T边界不是连续的或者重合的4T边界，而是取决于通过数 据检测器电路和数据解码器电路的处理所需要的时间而可以被分开数百乃至于数千周期。 因此，例如，4T边界295b是在4T边界295a之后四个周期，而4T边界295c可以在4T边界 295b之后数百或者数千周期。一旦解码器电路的处理完成，在被引入检测器电路(或者另一检测器电路或者另 一通过相同检测器电路的迭代)之前对数据进行相移。所述相移被描述为样本270。所述 相移被设计为当与先前的检测处理(即，应用于样本260的检测处理)相比时确保将不同 的与相位相关的检测处理应用于给定的样本。在这种情况下，将样本延迟1T，由此使得利用 B检测处理对来自数据样本210的数据样本0进行处理，利用C检测处理对来自数据样本 210的数据样本1进行处理，利用D检测处理对来自数据样本210的数据样本2进行处理， 以及利用A检测处理对来自数据样本210的数据样本3进行处理。这是从应用于样本260 的检测处理向前移动。如图所示，对数据样本210的其他样本类似地移动A、B、C和D处理。一旦数据检测器电路的处理完成，在被引入解码器电路之前对数据进行相位对 准。所述相位对准被描述为样本275。在这种情况下，在4T边界295上完成了相位对准。 再次，应当注意，根据本发明的不同实施例可以使用其他的相位对准。由于数据检测处理的 输出(样本270)表现出IT相位对准，因此在执行解码处理之前加入3T延迟以实现期望的 相位对准。一旦解码器电路的处理完成，在被引入检测器电路(或者另一检测器电路或者另 一通过相同检测器电路的迭代)之前对数据进行相移。所述相移被描述为样本280。所述 相移被设计为当与先前的检测处理(即，应用于样本270的检测处理)相比时，确保将不同 的与相位相关的检测处理应用于给定的样本。在这种情况下，将样本延迟2T，由此使得利用 C检测处理对来自数据样本210的数据样本0进行处理，利用D检测处理对来自数据样本 210的数据样本1进行处理，利用A检测处理对来自数据样本210的数据样本2进行处理， 以及利用B检测处理对来自数据样本210的数据样本3进行处理。这是从应用于样本270 的检测处理向前移动。如图所示，对数据样本210的其他样本类似地移动A、B、C和D处理。—旦数据检测器电路的处理完成，在被引入解码器电路之前对数据进行相位对 准。所述相位对准被描述为样本285。在这种情况下，在4T边界295上完成了相位对准。 再次，应当注意，根据本发明的不同实施例可以使用其他的相位对准。由于数据检测处理的 输出(样本280)表现出2T相位对准，因此在执行解码处理之前加入2T延迟以实现期望的 相位对准。一旦解码器电路的处理完成，在被引入检测器电路(或者另一检测器电路或者另 一通过相同检测器电路的迭代)之前对数据进行相移。所述相移被描述为样本290。所述 相移被设计为当与先前的检测处理(即，应用于样本280的检测处理)相比时，确保将不同 的与相位相关的检测处理应用于给定的样本。在这种情况下，将样本延迟3T，由此使得利用 D检测处理对来自数据样本210的数据样本0进行处理，利用A检测处理对来自数据样本 210的数据样本1进行处理，利用B检测处理对来自数据样本210的数据样本2进行处理， 利用C检测处理对来自数据样本210的数据样本3进行处理。这是从应用于样本280的检 测处理向前移动。如图所示，对数据样本210的其他样本类似地移动A、B、C和D处理。如图所示，对于每个连续的数据检测步骤，对数据检测器呈现了数据的不同相位。通过对连续的数据检测步骤呈现数据集的不同相位，对于通过连续数据检测器电路的每个 连续的传递施加了不同的检测处理或算法，获得了数据检测器电路的输出的相应变化。对 于数据输入表现出某些类型的错误的情况，上述系统干扰增加了数据收敛的可能性。应当 注意，图2b的图示仅仅是示例性的，基于此处提供的教导，本领域技术人员将认识到可以 与本发明的不同实施例相关地实现的相移和对准的许多其他例子。转向图3，示出了根据本发明各种实施例的包括多相位数据检测电路的排队检测 /解码电路300。排队检测/解码电路300包括数据输入304，该数据输入304被馈送到 数据检测器308。数据检测器308可以是在现有技术中已知的任何类型的数据检测器，包 括但不限于，软输出维特比算法检测器(SOVA)或者最大后验(MAP)检测器。数据检测器 308应用与相位相关的数据检测处理。例如，在本发明的一些实施例中，数据检测器308 — 次操作四个样本，其中第一检测处理或算法应用于第一和第三样本，以及第二检测处理或 算法应用于第二和第四样本。因此，在这种情况下，数据检测器308的输出取决于特定输 入是奇数相位或偶数相位而变化，相位的变化产生了数据检测器308的不同输出。在本发 明的其他实施例中，数据检测器308 —次操作四个样本，其中第一检测处理或算法应用于 第一样本，第二检测处理或算法应用于第二样本，第三检测处理或算法应用于第三样本，以 及第四检测处理应用于第四样本。因此，在这种情况下，数据检测器308的输出取决于特 定输入是第一、第二、第三或者第四相位而变化，相位的变化产生了数据检测器308的不同 输出。可以与本发明的不同实施例相关地使用的数据检测器电路的一个例子公开在题为 "Methods and Apparatus for MAP Detection with ReducedComplexity” 白勺禾Ij 串 请No. 12/017，765中。出于各种目的，上述专利申请通过引用上文中被并入本文。基于此 处提供的教导，本领域技术人员将认识到可以与本发明的不同实施例相关地使用的各种数 据检测器电路。根据此处提供的教导，本领域技术人员将认识到可以根据本发明的不同实 施例使用的、提供对输入集的与相位相关的处理的各种数据检测器。此外，数据输入304被提供到输入数据缓存器312，所述输入数据缓存器312被 设计为保持从数据输入304接收的多个数据集。如以下将更详细描述的，可以选择输入数 据缓存器312的尺寸以提供足够的缓存，由此使得通过数据输入304的数据集输入保持可 用至少直到相同数据集的第一迭代处理完成以及所处理的数据在乒乓缓存器348中可用 (即，排队缓存器)。输入数据缓存器312向数据检测器316提供数据集。数据检测器316 可以与数据检测器308相同。数据检测器308和数据检测器316的输出通过多路复用器320被提供到交织电路 328。例如，上述输出可以是对数似然比值。交织电路320对数据检测器308的输出进行交 织并且分别利用两个乒乓缓存器324、332交织数据检测器316的输出。乒乓缓存器324中 的其中一个缓存器保持数据检测器308的输出的先前交织处理的结果，并且通过相位对准 电路390卸载到LDPC解码器336。相位对准电路390使解码器输入392与相对于同步标记 的特定相位对准。例如，在本发明的一些实施例中，解码器输入392对准在4T边界上。在 本发明的一些实施例中，相位对准电路390被实现为延迟电路，其能够延迟LDPC解码器336 的输入，由此使得其对准定义的边界。因此，例如，在解码器输入392将在4T边界上对准且 相位对准电路390接收3T相位的输入的情况下，相位对准电路390将输入延迟1T。作为另 一实例，在相位对准电路390接收2T相位的输入的情况下，相位对准电路390将输入延迟2T。再一个实例，在相位对准电路390接收IT相位的输入的情况下，相位对准电路390将 输入延迟3T。还一个实例，在相位对准电路390接收4T相位的输入的情况下，相位对准电 路390仅仅使输入传递通过作为解码器输入392。应当注意，可以在解码器输入392处提供 除了 4T之外的相位对准，其具有对相位对准电路390提供的延迟的相应的修正。当来自乒乓缓存器324的数据正在被提供到LDPC336时，另一个乒乓缓存器324 保持当前被交织的、来自数据检测器308的数据集。类似地，乒乓缓存器332中的其中一个 缓存器保持数据检测器316的输出的先前交织处理的结果，并且卸载到LDPC解码器336，同 时乒乓缓存器324的另一个缓存器保持当前正在被交织的、来自数据检测器316的数据集。LDPC解码器336能够同时对一个或多个数据集进行解码。作为一个例子，LDPC解 码器336可以被设计为解码来自乒乓缓存器324的交织数据集，或者解码来自乒乓缓存器 332的交织数据集，或者同时解码来自乒乓缓存器324和乒乓缓存器332的交织数据集。解 码的数据被提供作为硬判决输出340，和/或被提供至去交织电路344，所述去交织电路344 使用乒乓缓存器348去交织该解码数据并且通过相移电路380提供去交织数据作为数据检 测器316的输入。乒乓缓存器348中的其中一个缓存器保持先前去交织处理的结果并且卸 载到数据检测器316，同时乒乓缓存器348中的另一个缓存器保持当前正在被去交织的解 码数据集。硬判决输出340被提供至去交织电路356，所述去交织电路356去交织硬判决输 出340，并且将去交织结果存储在输出数据缓存器360中。最终，去交织电路356将存储在 输出数据缓存器360中的去交织数据提供作为输出370。按照相位对准电路390执行的相位对准，对从去交织电路344接收到的数据进行 相位对准。相移电路380使从去交织电路344接收的数据相移，由此使得对于数据检测器 316呈现的数据相位不同于取决于处理阶段的由数据检测器308或者数据检测器316处理 的前期的数据相位。在有些情况下，相移电路被实现为延迟电路。在一个实施例中，通过代 码字延迟计数值376控制相位变化。代码字延迟计数值表示已经应用于给定数据集的全局 迭代的数目。这相应于已经通过数据检测器308和数据检测器316处理数据集的次数。代 码字延迟计数316对数据检测器316支持的与相位相关的检测处理或算法的数目取模，这 可以被用于确定相移电路380将施加的相移量。例如，在数据检测器316提供两种与相位 相关的检测处理或算法，并且数据集仅仅通过LDPC解码器336—次的情况下，相移电路380 可以在信号中提供IT延迟。作为另一实例，在数据集已经通过LDPC解码器336两次的情 况下，相移电路380可以提供0T。相反，在数据检测器316提供了四种与相位相关的检测处 理或算法，并且数据集仅仅通过了 LDPC解码器336 —次的情况下，相移电路380可以在信 号中提供IT延迟；在数据集已经通过了 LDPC解码器336两次的情况下，相移电路380可以 提供2T ；在数据集已经通过了 LDPC解码器336三次的情况下，相移电路380可以提供3T ； 以及在数据集已经通过了 LDPC解码器336四次的情况下，相移电路380可以提供0T。基于 此处提供的教导，本领域技术人员将认识到各种相位移动，可以根据数据检测器316支持 的与相位相关的处理或算法的数目，通过相移电路380来实现所述各种相位移动。在操作中，第一数据集通过数据输入304被引入至数据检测器308。数据检测器 308执行其通道检测算法并且向多路复用器320提供硬输出和软输出。该硬判定数据和软 判定数据被写入乒乓缓存器324中的一个缓存器。同时，检测器输出被写入到缓存器中，交 织器328根据交织算法/映射通过将连续的数据写入到非连续的存储器/缓存器地址中，从而对数据集进行交织。一旦交织器324完成其交织处理，交织数据通过相位对准电路390 被传送到LDPC解码器336，所述相位对准电路390沿着LDPC解码器336期望的相位边界对 准所述数据。LDPC解码器336对所述相位对准的数据进行解码。当数据收敛时，LDPC解码 器336将其输出作为硬判决输出340写入到输出数据缓存器360，并且完成了对于该特定数 据集的处理。可选地，当数据没有收敛时，LDPC解码器336将其输出(软和硬)写入到乒 乓缓存器348。写入乒乓缓存器348的数据通过相移电路380被反馈到数据检测器316。相移电 路380对所述数据施加相移，由此使得在可能时对数据检测器316呈现数据的新的相位。 数据检测器316选择来自输入数据缓存器312的对应于乒乓缓存器348中的输出的数据 集，将其与从相移电路380提供的数据集相位对准，并且执行从乒乓缓存器348反馈的、通 过LDPC解码器336产生的软输出数据辅助的后续数据检测。通过对于保存在输入数据缓 存器312中的数据使用先前产生的软数据，数据检测器316通常以增加的精确度执行后续 的通道检测。该后续的通道检测的输出通过多路复用器320被传送到交织器328。数据被 写入乒乓缓存器332的一个缓存器，并且交织器328对所述数据进行交织。交织数据随后 通过相位对准电路390被传送到LDPC解码器336，在那里进行第二次解码。类似于第一迭 代，判断数据是否收敛或者乒乓缓存器348中的空间是否不足以处理所述数据。当情况是 这样时，LDPC解码器336将其输出作为硬判决输出340写入到输出数据缓存器360，并且完 成了对于该特定数据集的处理。可选地，当数据没有收敛并且在乒乓缓存器348中存在足 够接收额外的数据集的缓存器空间时，LDPC解码器336将其输出(软和硬)写入到乒乓缓 存器348，在那里其被传送回到数据检测器316进行第三次传递，在可能的情况下，所述第 三次传递使用对于数据检测器316呈现的、与先前呈现的相位不同的数据相位。通过在来 自第二检测器和解码器的数据集被写入到乒乓缓存器中之后至少具有用于来自第一检测 器和解码器的数据集的保留空间，从而在乒乓缓存器348中定义了足够的空间。应当注意，作为一个例子，可以在数据输入304处施加第一数据集，这需要花费多 次迭代以收敛，同时施加在数据输入304处的所有后续数据集在第一遍传递上收敛(S卩，在 一个迭代上)。在这种情况下，可以多次处理第一数据集(即，多次迭代)，所述次数受到输 出数据缓存器360中可用的存储器量的限制。一旦输出数据缓存器360满了或者一旦输出 的有序集可用，与第一数据集相对应的最近的硬判决输出被提供作为硬判决输出，并且去 交织器356对将第一输出置于第一相位的输出进行再次排序。随着完成了上述操作，清空 输出数据缓存器360作为输出370。在本发明的一些实施例中，去交织器356不执行再排序 功能，并且输出数据缓存器360具有非常有限的尺寸。在这种情况下，可以设想，可以对数 据集进行大量次数的处理(即，大量迭代)，所述次数仅仅受到输出370的接收方愿意等待 数据多久的限制。作为另一实例，所有被施加作为数据输入304的数据在其第一遍传递就 收敛是可能的。在这种情况下，数据检测器316、LDPC解码器336和/或去交织器344可以 配置在节能模式中以节省功率。作为另一例子，有如下的情况，施加在数据输入304处的所 有数据集没有在第一遍传递(即，一个迭代)上收敛。在这种情况下，所有数据集将迭代两 次。还应注意，可以加入一个或多个额外的数据检测器以及在乒乓缓存器324、332、248中 加入额外的空间，在接近地安置的多个数据集没有收敛的情况下这将有利于更多的迭代。 在此情况下，可以保证以与检测器数目相同的迭代次数对所有数据集进行解码。
根据此处提供的教导，将会理解，在数据检测器316处引入数据之前包括数据的 相移的排队检测/解码电路300允许将不同的检测处理或算法施加在通过数据检测器316 的每个连续传递上，其具有数据检测器316输出的相应的变化。对于数据输入表现出某些 类型的错误的情况，上述系统干扰增加了数据收敛的可能性。转向图4，流程图400示出了根据本发明一个或多个实施例的多相位数据检测处 理的方法。跟随流程图400，接收模拟输入(块402)。可以从任意的多个不同的数据源接 收模拟输入。例如，当在硬盘驱动器中实现所述方法时，可以从存储介质获得模拟输入。可 选地，当在数据传输系统中实现所述方法时，可以从接收机获得模拟输入。基于此处提供的 教导，本领域技术人员将认识到用于所述模拟输入的各种源。所述模拟输入可以经受各种 模拟处理(块404)。如在现有技术中已知的，上述处理可以包括但不限于放大、均衡化和/ 或滤波。基于此处提供的教导，本领域技术人员将认识到，根据本发明的不同实施例可以应 用于模拟信号的各种模拟处理。使用模数转换器将处理后的模拟输入转换为一系列数字样本(块406)。可以使 用在现有技术中用于将模拟信号转换为一系列相应的数字样本的任何已知的方法实现该 处理。在有些情况下，对得到的数字样本进行滤波(块408)。如在现有技术中已知的，例 如可以使用数字有限冲激响应滤波器完成上述滤波。滤波后的数据被呈现给数据检测电 路，在所述数据检测电路中，将数据检测算法应用于所述数据(块410)。数据检测电路可以 是在现有技术中已知的任何数据检测电路，其提供两个或更多与相位相关的检测处理或算 法。在有些情况下，所述数据检测电路可以是软输出维特比算法检测器(SOVA)或者最大后 验(MAP)检测器。例如，在本发明的一些实施例中，数据检测器电路一次操作四个样本，其 中第一检测处理或算法应用于第一和第三样本，以及第二检测处理或算法应用于第二和第 四样本。因此，在这种情况下，数据检测器电路的输出取决于特定输入是奇数相位或偶数相 位而变化，且相位变化产生了不同的输出。在本发明的其他实施例中，数据检测器电路一次 操作四个样本，其中第一检测处理或算法应用于第一样本，第二检测处理或算法应用于第 二样本，第三检测处理或算法应用于第三样本，以及第四检测处理应用于第四样本。因此， 在这种情况下，数据检测器电路的输出取决于特定输入是第一、第二、第三或者第四相位而 变化，相位的变化产生了不同的输出。数据检测处理的输出随后被相位对准到下一个最近的解码器边界(块412)。例 如，当解码器边界为4T边界以及数据检测处理的输出的相位对准处于4T边界上时，对数据 检测处理的输出应用OT的延迟。当数据检测处理的输出的相位对准处于IT边界上时，将 3T延迟应用于所述数据检测处理的输出；当数据检测处理的输出的相位对准处于2T边界 上时，将2T延迟应用于所述数据检测处理的输出；以及当数据检测处理的输出的相位对准 处于3T边界上时，将IT延迟应用于所述数据检测处理的输出。应当注意，可以与本发明的 不同实施例相关地使用其他边界。随后，将所述数据检测处理的相位对准的输出呈现给解 码器电路，在所述解码器电路中将解码算法应用于所述数据(块414)。可以使用在现有技 术中已知的任何解码处理。例如，如在现有技术中已知的，所述解码处理可以是低密度奇偶 校验解码处理。随后确定是否将执行另一全局迭代(块420)。在执行了固定次数的全局迭代的情 况下，其包括确定是否已经处理了全部期望的全局迭代。可选地，在可以进行可变数目的全局迭代的情况下，其包括确定是否确定先前的处理是否收敛或者是否已经执行了迭代的最 大数量。在不再要求全局迭代的情况下(块420)，报告处理的结果(块422)并且在块402 重新开始所述处理。可选地，在需要额外的全局迭代的情况下(块420)，确定在先前的数据检测处理 (多个)(块410)中呈现的数据相位(块424)。例如，在所述数据检测处理提供两种与相位 相关的处理或算法A和B的情况下，确定是否使用A或B处理对第一样本进行了处理。作 为另一实例，在所述数据检测处理提供了两种与相位相关的处理或算法A、B、C和D的情况 下，确定是否使用了 A、B、C或D处理对第一样本进行了处理。基于对先前应用的数据检测 处理(多个)的确定，选择下一个相位(块426)。如上使用两个相位的例子，在先前处理期 间处理的数据的第一样本被施加A算法的情况下，随后将B算法施加于后续处理的第一样 本。对解码的数据进行相移，由此使得其与数据检测器的选择相位对准(块426)。在实现 该相移之后，重复块410-420的处理。继续该处理直至不再期望额外的全局迭代(块420)。转向图5，示出了根据本发明各种实施例的包括多相位数据检测电路的存储系统 500。例如，存储系统500可以是硬盘驱动器。存储系统500包括具有集成的多相位数据检 测电路的读出通道510。所述集成的多相位数据检测电路可以是任何能够改变馈送到连续 的数据检测迭代的数据相位的采样更新电路。因此，所述集成的多相位数据检测电路可以 是，例如但不限于，与上述图1或者图3相关地描述的任何多相位数据检测电路。此外，存 储系统500包括接口控制器520、前置放大器570、硬盘控制器566、电机控制器568、主轴电 机572、磁盘578和读/写头组件576。接口控制器520控制去往/来自磁盘578的数据的 寻址和时序。磁盘578上的数据构成了磁信号组，当读/写头组件576被正确地定位在磁 盘578上时，可以通过该组件检测出所述磁信号组。在典型的读取操作中，电机控制器568 准确地将读/写头组件576定位在磁盘578上的期望的数据磁道之上。在硬盘控制器566 的指引下通过移动读/写头组件至磁盘578上正确的数据磁道，电机控制器568与磁盘578 相关地定位读/写头组件576并驱动主轴电机572。主轴电机572以确定的旋转速度(RPM) 旋转磁盘578。一旦读/写头组件576被定位邻接正确的数据磁道，随着主轴电机572旋转磁盘 578，表示磁盘578上的数据的磁信号被读/写头组件576读出。所读出的磁信号被提供作 为连续的、微小的模拟信号，其表示磁盘578上的磁数据。从读/写头组件576通过前置放 大器570将该微小的模拟信号传送到读出通道模块564。前置放大器570可操作用于放大 从磁盘578获取的微小的模拟信号。此外，前置放大器570可操作用于放大来自读出通道 模块510的注定要被写入磁盘578的数据。随后，读出通道模块510对收到的模拟信号进 行解码和数字化，从而重新创建最初写入磁盘578的信息。该数据被提供作为至接收电路 的读出数据503。写入操作大体上与先前的读取操作相反，而写入数据501被提供至读出通 道模块510。该数据随后被编码并被写入磁盘578。转向图6，示出了根据本发明的一个或多个实施例的包括接收机620的通信系统 600，所述接收机620具有多相位数据检测电路。通信系统600包括发射机，如在现有技术 中已知的，所述发射机可操作用于通过传输介质630发射编码信息。接收机620从传输介 质630接收该编码数据。接收机620集成有多相位数据检测电路。所述集成的多相位数据 检测电路可以是任何能够改变馈送到连续的数据检测迭代的数据相位的采样更新电路。因此，所述集成的多相位数据检测电路可以是，例如但不限于，与上述图1或者图3相关地描述的任何多相位数据检测电路。 总之，本发明提供了用于执行数据处理的新颖的系统、设备、方法和装置。尽管已 经如上给出了本发明的一个或多个实施例的具体描述，然而在不改变本发明的精神的情况 下，本领域技术人员将会清楚各种替换物、改型和等价物。因此，上述说明不应被视为限制 本发明的保护范围，本发明的保护范围由所附的权利要求书限定。
权利要求
一种数据处理电路，所述电路包括第一数据检测电路，其中所述第一数据检测电路对数据集应用与相位相关的数据检测算法，由此使得所述第一数据检测电路的第一输出取决于所述数据集对于所述第一数据检测电路呈现的相位而变化，以及其中所述数据集的第一相位被呈现给所述第一数据检测电路；相移电路，其中所述相移电路对第一输出的衍生进行相移，由此使得数据集的第二相位被提供作为相移输出；以及第二数据检测电路，其中所述第二数据检测电路对所述相移输出应用与相位相关的数据检测算法，由此使得所述第二数据检测电路的第二输出至少部分地由于所述数据集对于所述第二数据检测电路呈现的不同相位而从所述第一输出变化。
2.如权利要求1的数据处理电路，其中所述第一数据检测电路与第二数据检测电路不同。
3.如权利要求1的数据处理电路，其中所述第一数据检测电路和所述第二数据检测电 路被实现为一个数据检测电路。
4.如权利要求1的数据处理电路，其中所述数据处理电路进一步包括解码器电路，其中所述解码器电路对第一输出施加解码算法以产生解码输出，以及其 中第一输出的衍生是所述解码输出。
5.如权利要求1的数据处理电路，其中所述第一数据检测电路和所述第二数据检测电 路提供两种与相位相关的检测处理。
6.如权利要求1的数据处理电路，其中所述第一数据检测电路和所述第二数据检测电 路提供四种与相位相关的检测处理。
7.如权利要求1的数据处理电路，其中所述数据处理电路被实现为硬盘驱动器的一部分。
8.如权利要求1的数据处理电路，其中所述数据处理电路被实现为无线接收装置的一 部分。
9.如权利要求1的数据处理电路，其中所述相移电路是延迟电路。
10.一种用于数据处理的方法，所述方法包括 接收数据集；对数据集执行第一数据检测，其中第一数据检测是产生第一输出的与相位相关的数据 检测，所述第一输出取决于施加了第一数据检测的数据集的相位而变化，以及其中第一数 据检测应用于数据集的第一相位；对第一输出执行数据解码以产生解码输出；对解码输出进行相移，由此使得数据集的第二相位被提供作为相移输出；以及 对所述相移输出执行第二数据检测，其中第二数据检测是产生第二输出的与相位相关 的数据检测，所述第二输出取决于呈现的输入的相位而变化。
11.如权利要求10的方法，其中所述方法进一步包括相位对准第一输出，由此使得在向所述解码器电路呈现第一输出之前将第一输出对准 到解码器边界。
12.如权利要求11的方法，其中相位对准第一输出包括向第一输出施加可变延迟。
13.如权利要求10的方法，其中使用相同的数据检测电路进行第一数据检测和第二数 据检测，以及其中所述方法进一步包括在执行第一数据检测之前相移所述数据集以与特定的相位对准。
14.如权利要求10的方法，其中相移所述解码输出包括向所述解码输出施加可变延迟。
15.一种硬盘驱动器系统，所述系统包括 存储介质；与存储介质相关地配置的读/写头组件；模数转换器，其中所述模数转换器通过所述读/写头组件接收从所述存储介质获得的 模拟输入，并且提供与所述模拟输入相对应的数据集；第一数据检测电路，其中第一数据检测电路对所述数据集应用与相位相关的数据检测 算法，由此使得第一数据检测电路的第一输出取决于所述数据集对于第一数据检测电路呈 现的相位而变化，以及其中数据集的第一相位被呈现给第一数据检测电路；解码器电路，其中所述解码器电路对第一输出应用解码算法以产生解码输出； 相移电路，其中所述相移电路对解码输出进行相移，由此使得数据集的第二相位被提 供作为相移输出；以及第二数据检测电路，其中第二数据检测电路对所述相移输出应用与相位相关的数据检 测算法，由此使得第二数据检测电路的第二输出至少部分地由于所述数据集对于第二数据 检测电路呈现的不同相位而从所述第一输出变化。
全文摘要
本发明的各种实施例提供了用于数据处理的系统和方法。例如，公开了数据处理电路，其包括第一数据检测电路，所述第一数据检测电路向数据集应用与相位相关的数据检测算法，由此使得第一数据检测电路的第一输出取决于所述数据集对于第一数据检测电路呈现的相位而变化。数据集的第一相位被呈现给第一数据检测电路。所述电路进一步解码器电路，其向第一输出应用解码算法以产生解码输出，和相移电路，其对解码输出进行相移由此使得数据集的第二相位被提供作为相移输出。第二检测电路对所述相移输出应用与相位相关的数据检测算法，由此使得第二数据检测电路的第二输出至少部分地由于所述数据集对于第二数据检测电路呈现的不同相位而从第一输出变化。
文档编号G11B31/00GK101989891SQ20091020518
公开日2011年3月23日 申请日期2009年10月16日 优先权日2009年7月30日
发明者K·菲兹帕特里克, 李宗旺, 杨少华, 谭卫军 申请人:Lsi公司