半导体存储器装置的制作方法

专利名称：半导体存储器装置的制作方法
技术领域：
本发明涉及一种半导体存储器装置，并且具体地涉及静态随机存取存储器。
背景技术：
由于静态随机存取存储器(在下文中被称为SRAM)的高工艺兼容性，迄今SRAM已 经被安装在诸如CPU的各种功能块上。通过使晶体管小型化已经实现半导体装置的较高的 集成度和较高的速度，所述晶体管是半导体装置的基本要素。同样也要求使被安装在半导 体装置上的SRAM小型化。 图2示出现有技术的SRAM。图2示出了包括6个晶体管的现有技术的SRAM存储 器单元(在下文中被称为SRAM单元)。根据第一字线WL的电压电平来切换存取晶体管N3 和N4的导通/截止。此外，通过是由2个CM0S(互补型金属氧化物半导体)逆变器组成的 锁存器来保持数据(存储器数据)。 图10示出了其中两维地排列图2的SRAM单元的根据现有技术的SRAM的整体结 构。在图10的电路中，通过第一字线WL、以及第一位线对BL0和BL1来存取SRAM单元。在 读取操作中，根据行地址信号RA激活第一字线WL。这使得被提供给被连接至相应的第一字 线WL的所有的SRAM单元的存取晶体管N3和N4被导通。即，存储器结点对(图2中的N3 和N4的漏极端子侧结点)被连接至第一位线对BLO和BL1 (N3和N4的源极端子侧结点)， 其被利用电源电压VDD来充电，并且存储器数据被输出至第一位线对BLO和BL1。接下来， 通过位线对选择器SEL，根据列地址信号CA选择第一位线对BLO和BL1，并且然后将其输 出。从位线对选择器SEL输出的信号被输入至感应放大器SA。被输入至感应放大器SA的 信号的电势差被放大，并且然后作为读取信号将其输出。为了稳定读出操作，在通过行地址 信号RA选择的所有SRAM单元中必须确保充分的读取裕量。 对于写入操作，根据列地址信号CA，通过位线对选择器SEL来选择第一位线对BLO 和BL1 。被选择的第一位线对BLO和BL1被连接至写入驱动器WD。这时，写入驱动器WD将 第一位线对BLO或者BL1进行放电，以在BLO和BL1之间生成电势差。例如，如果写入数据 是"1"，那么位线BL1被放电以减少电压电平。如果写入数据是"O"，那么位线BLO被放电 以减少电压电平。接下来，根据行地址信号RA激活第一字线WL。然后数据被写入所选择的 SRAM单元。虽然这时激活了行地址信号RA，对没有通过列地址信号CA选择的SRAM单元执 行伪读取操作。为了稳定的写入操作，在通过列地址信号CA选择的SRAM单元中必须确保 充分的写入裕量，并且在没有通过列地址信号CA选择的SRAM单元中也必须确保充分的读 取裕量。 近年来，随着CMOS工艺的小型化，在组成SRAM单元的晶体管中的器件变化的增加 变得显著。器件变化的增加引起如下问题，使得在进行读取操作时能够很容易地毁坏SRAM 单元中的存储器数据，并且减少了读取电流从而减少了读取速度。结果，产生包括在大规模 的半导体存储器装置的良品率减少的问题。因此，为了确保恒定的良品率，必须增加SRAM 单元尺寸，以减少器件变化。
由Kawas咖i，A.等人在"A Single-Power-S聊ly 0.7V 1GHz 45nmS廳with an Asymmetrical Unit P-ratio Memory Cell", IEEE国际固态电路会议(2008) ， pp. 382， 383，和622中，建议了解决此问题的解决方案。图ll示出由Kawasumi，A.等人公开的半导 体存储器装置的整体构造。在图11中示出的电路的示例中，采取了增加划分SRAM单元阵 列的数目的措施。即，减少了通过一组SRAM控制电路(局部读取/写入电路)控制的SRAM 单元的数目。在图11中所示的电路的示例中，每位线对的SRAM单元的数目被减少到16，使 得位线对的负载容量被减少。这减少了在读取时位线的充电时间。因此，这不仅解决了读 取电流和读取速度减少的问题，而且解决了存储器数据能够被容易地毁坏的问题。在读取 时，由于来自于利用电源电压VDD充电的位线对的电荷流入保持低电平的SRAM单元的存储 器结点对，毁坏存储器数据。因此，通过将存储器数据快速地传输到位线对来减少从位线对 流到存储器结点对的电荷的数量，并且从而能够防止存储器数据的毁坏。
如迄今所述，为了提高半导体存储器装置的读取裕量，有效的是，增加划分SRAM 单元阵列的数目。为了在不增加半导体存储器装置的整体面积的情况下提高读取裕量，必 须尽可能多地减少局部读取/写入电路的尺寸。在图ll示出的现有技术的电路中，局部读 取电路和局部写入电路总共由19个晶体管组成。注意，局部写入电路和局部读取电路被两 个SRAM单元阵列共享，所以实际晶体管的数目是9.5，其是所有的晶体管的一半。
图12示出了在日本未经审查的专利申请公开No. 6-119784中公布的感应放大器 (局部读取电路)。经由第一位线对BL和/BL连接此感应放大器和SRAM单元，并且其组成 两步感应电路。在日本未经审查的专利申请公开No. 6-119784中公布的感应放大器没有驱 动第一位线对BL和/BL，使得增加读取速度并且减少功率消耗。 图13是由By皿g-Do Yang等人在"A Low-Power S廳UsingHierarchical Bit Line and Local Sense Amplifiers", IEEE Journal ofSolid-State Circuits, vol.40， No. 6， June, 2005， pp. 1366to 1376中公布的半导体存储器装置的框图。图13中示出的电 路包括局部感应放大器LSA(局部读取/写入电路)、用于控制局部感应放大器LSA的输入 /输出信号的存取晶体管、以及多个SRAM单元。在由By皿g-Do Yang等人公布的电路中，用 于将存取晶体管控制为导通/截止的字线GWL对局部感应放大器来说是公共的。

发明内容
如迄今所述，为了提高半导体存储器装置的读取裕量，有效的是，增加划分SRAM 单元阵列的数目。然而，当增加划分SRAM单元阵列的数目时，局部读取/写入电路也增加。 本发明人已经发现如下问题如果局部读取/写入电路的面积与现有技术的一样大，那么 SRAM单元中的单元占有度被减少。即，在现有技术的半导体存储器装置中，存在由提供局部 读取/写入电路而增加了电路尺寸的问题。 此外，在图13中示出的现有技术的半导体存储器件中，其中，通过PMOS存取晶体
管连接全局位线和局部位线，并且PMOS存取晶体管还执行局部位线的预充电操作，存在如
下问题使得控制方法复杂，并且电路尺寸和控制电路的功率消耗增加。 本发明的一个示例性方面是一种半导体存储器装置，该半导体存储器装置包括
SRAM电路，该SRAM电路包括存储数据的第一 SRAM单元(例如，本发明的第一示例性实施例
中的第一 SRAM单元101)和放大数据的电势差并且存储电势差的第二SRAM单元(例如，本发明的第一示例性实施例中的第二 SRAM单元102);字线控制电路(例如，本发明的第一示 例性实施例中的字线驱动器电路303)，该字线控制电路输出用于选择要被读取/写入数据 的第一 SRAM单元中的一个的第一控制信号(例如，本发明的第一示例性实施例中的第一字 线WL)和用于选择要被读取/写入电势差的第二SRAM单元中的一个的第二控制信号(例 如，本发明的第一示例性实施例中的第二字线YS);感应放大器电路(例如，本发明的第一 示例性实施例中的感应放大器电路304)，该感应放大器电路放大读取信号的电势差，其中， 从根据第二控制信号选择的第二 SRAM单元的位线对(例如，本发明的第一示例性实施例中 的第二位线对GBLO和GBL1)输出读取信号；以及写入控制电路(例如，本发明的第一示例 性实施例中的写入驱动器电路305)，该写入控制电路将写入信号输出至根据第二控制信号 选择的第二SRAM单元的位线对，其中，写入信号在位线之间具有大于读取信号的电势差。
通过上述电路构造，局部读取/写入电路能够由较少数量的晶体管组成，并且从 而使得能够抑制电路尺寸的增加。 本发明通过利用较少数量的晶体管来组成局部读取/写入电路，来提供一种具有 较小的电路尺寸的半导体存储器装置。


结合附图，从某些示例性实施例的以下描述中，以上和其它示例性方面、优点和特 征将更加明显，其中 图1示出根据本发明的第一示例性实施例的SRAM块；
图2示出在本发明中使用的第一 SRAM单元的构造示例；
图3示出在本发明中使用的第二 SRAM单元的构造示例；
图4示出在本发明中使用的感应放大器使能电路； 图5示出根据本发明的第一示例性实施例的半导体存储器装置的整体构造示例；
图6是描述根据本发明的第一示例性实施例的半导体存储器装置的读取操作和 写入操作的时序图； 图7示出根据本发明的第二示例性实施例的SRAM块； 图8示出根据本发明的第二示例性实施例的半导体存储器装置的整体构造示例；
图9是描述根据本发明的第二示例性实施例的半导体存储器装置的读取操作和 写入操作的时序图； 图10示出根据现有技术的半导体存储器装置的整体构造示例；
图11示出根据现有技术的半导体存储器装置的整体构造示例；
图12示出根据现有技术的感应放大器； 图13示出根据现有技术的半导体存储器装置的整体构造示例；以及
图14示出在本发明中使用的感应放大器使能电路的第二模式。
具体实施例方式[第一示例性实施例]
图l示出根据本发明的第-一示例性实施例的被包括在半导体存储器装置中的SRAM块301 (SRAM电路)的基本构造
。本发明的SRAM块301被提供有SRAM单元阵列201，该SRAM单元阵列201用于存储数据；和SRAM单元阵列202，该SRAM单元阵列202用于将信 号传送到外部和接收来自于外部的信号。SRAM块301包括第一字线(第一控制信号)WL、第 二字线(第二控制信号)YS、感应放大器控制信号SE、预充电使能信号PC、第一位线对BLO 和BL1、以及第二位线对GBLO和GBL1。 SRAM单元阵列201包括被排列成矩阵的mXn(m禾口 n是1或者大于1的整数)个SRAM单元101。 SRAM单元阵列202包括在行方向中排列的 n(n是1或者大于1的整数)个第二 SRAM单元102，和感应放大器使能电路103(放大控制 电路)。为了方便，"WL"、"YS"、"BL0"、"BL1"、"GBL0"、以及"GBL1"表示每条信号线并且也 表示其信号。 接下来，参考图1的电路解释SRAM块301的电路构造。对于SRAM单元阵列201， 连接在列方向中布线的m个第一字线WL和在行方向中布线的n对第一位线对BLO和BL1。 在下面的解释中，通过第一字线WL」(i是从1到m的任意整数)表示m个第一字线WL中 的每一个。此外，通过BL0_j和BLl_j (j是从1到n的任意整数)表示n对第一位线对BLO 和BL 1中的每一个。在被提供给SRAM单元阵列201的mXn个第一 SRAM单元101当中， 被布置在第i条线中的n个第一 SRAM单元101被连接至第一字线WL_i。
将在行方向中布线的n个第二字线YS、在行方向中布线的一个感应放大器控制信 号SE和一个预充电使能信号PC、以及在列方向中布线的一对第二位线对GBLO和GBL1连接 至SRAM单元阵列202。在下面的解释中，通过第二字线YSJ(j表示从l到n的整数)表示 n个第二字线YS中的每一个。在被提供给SRAM单元阵列202并且被排列在行方向中的n 个第二 SRAM单元102当中，被布置在第j列中的第二 SRAM单元102被连接至第二字线YS_ j。第二SRAM单元102中的每一个被连接至预充电使能信号PC、一对第二位线对GBLO和 GBL1、以及从感应放大器使能电路103输出的感应放大器使能信号(放大控制信号)SAN。 感应放大器使能电路103也被连接至感应放大器控制信号SE。 此外，经由第一位线对BLO和BL1连接SRAM单元阵列201和SRAM单元阵列202。 具体地，经由第一位线对BL0_j和BLl_j，将提供给SRAM单元阵列202并且输入第二字线 YS_j的第二 SRAM单元102连接至提供给SRAM单元阵列201并且布置在第j列中的m个第 一 SRAM单元101。 图2示出第一SRAM单元101的电路。如图2的电路中所示，第一 SRAM单元101是 具有6个晶体管的通用SRAM单元。该第一 SRAM单元101包括NMOS驱动晶体管Nl和N2、 NMOS存取晶体管N3和N4、以及PMOS负载晶体管PI和P2。此外，第一 SRAM单元101包括 源极电压端子VDD和接地电压端子GND。为了方便，符号"VDD"和"GND"分别表示端子名称 并且也是电源电压和接地电压。 经由第一存储器结点对的一侧，N1的漏极、N2的栅极、P1的漏极、P2的栅极、以及 N3的漏极被相互连接。经由第一存储器结点对的另一侧，N1的栅极、N2的漏极、P1的栅极、 P2的漏极、以及N4的漏极被相互连接。Nl的源极和N2的源极被连接至接地电压端子VSS。 Pl的源极和P2的源极被连接至源极电压端子VDD。 N3的源极被连接至第一位线对的一侧， 即BLO。 N3的栅极被连接至第一字线WL。 N4的源极被连接至第一位线对的另一侧，即BL1。 N4的栅极被连接至第一字线WL。 Nl和Pl组成一组CMOS逆变器电路。N2和P2组成另一组CMOS逆变器电路。艮P， 根据被输入至Nl和Pl的栅极的信号将在Nl和Pl的源极和栅极之间流动的电流控制为导通/截止。然后从N1或者P1的漏极输出反相信号。从N1或者P1的漏极输出的信号被输 入至N2和P2的栅极。响应于被输入至Nl和Pl的栅极的信号，将在N2和P2的源极和栅 极之间流动的电流控制为导通/截止。然后从N2或者P2的漏极输出反相信号。从N2或 者P2的漏极输出的信号被输入至Nl和Pl的栅极。如迄今所述，第一 SRAM单元101包括 在环路中连接的2个CMOS逆变器，并且将所存储的信号的电压电平保持作为数据(在下文 中被称为存储器数据)。通过控制在N3和N4的源极和漏极之间流动的电流的导通/截止， 来读出或者写入存储器数据。 图3示出第二 SRAM单元102的电路。如图3的电路中所示，第二 SRAM单元102 包括NM0S存取晶体管N7和N8、NM0S驱动晶体管N5和N6、PM0S负载晶体管P3和P4、以及 PM0S预充电晶体管P5和P6。与图3中所示的电路相比较，图12中所示的现有技术的电路 没有提供有与存取晶体管N7和N8相对应的晶体管。 N5的漏极、N6的栅极、P3的漏极、P4的栅极、P5的漏极、以及N7的漏极被连接至 第二存储器结点对的一侧，其是第一位线对中的一侧，即BL0。 N5的栅极、N6的漏极、P3的 栅极、P4的漏极、P6的漏极、以及N8的漏极被连接至第二存储器结点对的另一侧，其是第一 位线对的另一侧，即BL1。 P3的源极、P4的源极、P5的源极、以及P6的源极被连接至源极电压端子(高电势 侧电源端子)VDD。 P5的栅极和P6的栅极被连接至预充电使能信号PC。 N5的源极和N6的 源极被连接至感应放大器使能信号SAN(低电势侧电源端子)。N7的源极被连接至第二位 线对的一侧，即GBL0。 N7的栅极被连接至第二字线YS。 N8的源极被连接至第二位线对的 另一侧，即GBL1。 N8的栅极被连接至第二字线YS。被提供给图3的第二 SRAM单元102的 N5、N6、N7、N8、P3、以及P4的电路构造与第一 SRAM单元101的相同。 具体地，经由第一位线对BLOJ和BL1J，将提供给SRAM单元阵列202并且布置在 第j列中(第二字线YS_j被输入至N7和N8的栅极)的第二 SRAM单元102的第二存储器 结点对连接至提供给SRAM单元阵列201并且布置在第j列中的m个第一 SRAM单元101。
图4示出感应放大器使能电路103。如图4的电路中所示，感应放大器使能电路 103由NM0S晶体管N9组成。N9的源极被连接至接地电压端子GND。 N9的栅极被连接至感 应放大器控制信号SE。 N9的漏极被连接至感应放大器使能信号SAN。即，根据被施加给N9 的栅极的感应放大器控制信号SE的电压电平，将在N9的源极和漏极之间流动的电流控制 为导通/截止。然后，从N9的漏极输出的信号被输入至被提供给SRAM单元阵列202的n 个第二 SRAM单元102，作为感应放大器使能信号SAN。 在图3的电路中，例如如果P5和P6被导通，那么电源电压VDD被提供给第二 SRAM 单元102的第二存储器节点对，其是第一位线对BL0和BL1 。因此，第二 SRAM单元102处于 不确定状态，并且不能保存存储器数据。 此外，例如，如果P5和P6被截止，那么感应放大器电路103的N9被截止，并且电 流在源极和漏极之间没有流动，N5和N6的源极之间的电压没有被固定在接地电压GND 。因 此第二 SRAM单元102处于不确定状态，并且不能保存存储器数据。 此外，如果例如P5和P6被截止并且感应放大器使能信号SAN显示为接地电压 GND，那么第二SRAM单元102以与第一 SRAM单元101相同的方式保存存储器数据。通过控 制在N7和N8的源极和漏极之间流动的电流的导通/截止，来读出或者写入存储器数据。
图5示出根据本发明的第一示例性实施例的半导体存储器装置的整体构造。图5 中示出的电路被提供有被排列成矩阵的一个或者多个SRAM块301、字线驱动器电路(字线 控制电路)303、感应放大器304、以及写入驱动器电路(写入控制电路)305。
在行方向中布线被连接至字线驱动器电路303的第一字线WL、第二字线YS、感应 放大器控制信号SE、以及预充电使能信号PC。然后，第一字线WL、第二字线YS、感应放大器 控制信号SE、以及预充电使能信号PC被连接至SRAM块301中的每一个。在列方向中布线 被连接至感应放大器电路304和写入驱动器电路305的第二位线对GBL0和GBL1。然后，第 二位线对GBLO和GBL1被连接至相应的SRAM块301中的每一个。 接下来，参考图6解释根据本发明的第一示例性实施例的半导体存储器装置的操 作。在备用时间，所有的第一字线WL、所有的第二字线YS、信号SE、以及信号PC的电压电平 显示为接地电压GND。随着第一字线WL将N3和N4控制为截止，第一 SRAM单元101保持保 存已经被存储的存储器数据。此外，随着信号PC将P5和P6控制为导通，电源电压VDD被 提供给作为第一位线对BLO和BL1的第二 SRAM单元102的第二存储器结点对。第二 SRAM 单元102处于不确定状态，并且没有保存存储器数据。 在下文中解释根据本发明的第一示例性实施例的半导体存储器装置的读取操作。 在读取操作之前，第二位线对GBL0和GBL1的电压电平显示为电源电压VDD。在包括具有被 排列成矩阵的mXn(m和n是1或者大于1的整数)个第一 SRAM单元101的SRAM单元阵 列201和具有被排列在行方向中的n个第二 SRAM单元102的SRAM单元阵列202的SRAM块 301中，描述了当读出被布置在第i行(i是从l到m的任何整数)和第j列(j是从l到n 的任何整数)的第一 SRAM单元101的存储器数据时的情况。 首先，通过变成电源电压VDD的信号PC将P5和P6控制为截止。接下来，通过变 成电源电压VDD的被连接至第一 SRAM单元101的第一字线WL」将N3和N4控制为导通。 然后，被保存在第一 SRAM单元101中的存储器数据被输出至第一位线对BLO_j和BLl_j。
在BLO_j和BLl_j之间生成电势差之后，通过变成电源电压VDD的信号SE将被包 括在感应放大器使能电路103中的N9控制为导通。然后，信号SAN变成接地电压GND，并 且N5和N6的源极端子的电压电平变成接地电压GND。第二 SRAM单元102放大第一位线对 BLO_j和BLl_j (第二存储器结点对)之间的电势差，并且还保存被放大的存储器数据(数 据的电势差)。 接下来，被连接至第二 SRAM单元102的第二字线YS_j (j是从1到0的任何整数) 变成电源电压VDD，以将N7和N8控制为导通。然后被保存在第二 SRAM单元102中的存储 器数据被输出至第二位线对GBLO和GBL1。在GBLO和GBL1之间生成电势差之后，被连接至 第二位线对GBLO和GBL1的感应放大器电路304放大电势差，并且输出放大的电势差作为 读取信号。例如，第二 SRAM单元102具有与局部读取电路相同的功能，所述局部读取电路 控制被布置在第j列中的m(m是1或者大于1的整数)个第一 SRAM单元101的读取操作。
在下文中解释根据本发明的第一示例性实施例的半导体存储器装置的写入操作。 注意，写入操作之前，第二位线对GBL0和GBL1的电压电平显示为电源电压VDD。在包括具 有被排列成矩阵的mXn(m和n是l或者大于1的整数)个第一 SRAM单元101的SRAM单元 阵列201和具有被排列在行方向中的n个第二 SRAM单元102的SRAM单元阵列202的SRAM 块301中，描述了当将存储器数据写入被布置在第i行(i是从1到m的任何整数)和第j列(j是从1到n的任何整数)的第一 SRAM单元101时的情况。 首先，通过将信号PC变成电源电压VDD，将P5和P6控制为截止。接下来，通过变 成电源电压VDD的被连接至第一 SRAM单元101的第一字线WL」，将N3和N4控制为导通。 此外，通过变成电源电压VDD的信号SE，将被包括在感应放大器使能电路103中的N9控制 为导通。然后感应放大器使能信号SAN变成接地电压GND，并且N5和N6的源极端子的电压 电平也变成接地电压GND。 另一方面，被连接至第二位线对GBLO和GBL1的写入驱动器电路305将写入信号 输出至第二位线对GBLO和GBL1，并且放电GBLO和GBL1中的一个以在GBLO和GBL1之间生
成电势差。 通过变成电源电压VDD的第二字线YS_j ，将被提供给第二 SRAM单元102的N7和 N8控制为导通。然后，第二位线对GBLO和GBL1的信号分别被输入至第一位线对BLO_j和 BLl_j (第二存储器对)。第二 SRAM单元102放大第二存储器结点对的电势差，并且还保存 被放大的存储器数据(数据的电势差)。 随着被提供给第一 SRAM单元101的N3和N4被导通，经由第一位线对BLO_j和 BLl_j将通过第二 SRAM单元102放大的存储器数据写入第一 SRAM单元101。例如，第二 SRAM单元102具有与局部写入电路相同的功能，所述局部写入电路控制被布置在第j列中 的m(m是1或者大于1的整数)个第一 SRAM单元101的写入操作。 如上所述，在本发明的第一示例性实施例中，被提供给SRAM单元阵列202的第二 SRAM单元102具有与局部读取/写入电路相同的功能，并且从而能够由与现有技术相比更 少的晶体管组成。这使得能够增加划分SRAM单元阵列的数目。结果，能够提高SRAM单元 的读取裕量，并且能够增加操作速度。 本发明的第一示例性实施例采用在较高速度方面有利的差分方法。图11中示出 的现有技术采用单端方法。因此，为了增加速度，局部读取电路的晶体管尺寸必须被增加到 几乎十倍以上。 在本发明的第一示例性实施例中，仅通过控制感应放大器电路304和驱动器电路 305的操作，能够控制从/到SRAM单元101的数据的读取和写入操作。即，在数据的读取 和写入操作中，在相同的控制序列中，通过字线驱动器电路303选择第一和第二 SRAM单元。 因此，没有必要提供当通过不同的控制序列执行读取和写入操作时所要求的控制电路。因 此本示例性实施例能够抑制电路尺寸的增加。 本发明不限于上述示例性实施例，而是可以在本发明的范围内进行修改。例如，在 图1中所示的SRAM单元阵列202中，描述了其中经由感应放大器使能信号SAN通过一个感 应放大器使能电路103来控制n个第二 SRAM单元102的情况作为示例。然而，不限于此。 能够适当地更改电路构造，例如，SRAM单元阵列202包括多个(从2到n的任意整数)感应 放大器使能电路103，并且多个感应放大器使能电路103中的每一个控制相应的第二 SRAM 单元102。更加具体地，如果提供了两个感应放大器使能电路103，则从感应放大器使能电 路103中的每一个输出的感应放大器使能信号SAN分别控制n/2个第二 SRAM单元102。
此外，图1示出其中一个感应放大器使能电路103被提供给一个SRAM单元阵列 202的示例，然而其不限于此。它可以是其中多个(2或者大于2的整数)SRAM单元阵列202 共享一个感应放大器使能电路103的电路构造。
例如，在图1中，n个第二 SRAM单元102被连接至一对第二位线对GBLO和GBLl。 然而，其不限于此。其可以是其中提供多个(从2到n的任意整数)第二位线对GBLO和 GBLl的电路构造，并且n个第二 SRAM单元102被连接至相应的第二位线对GBLO和GBLl。 此种电路构造使得能够抑制第二位线对GBLO和GBLl的负载容量，并且还增加数据写入/ 读取操作的速度。注意，在提供多个第二位线对GBLO和GBLl的情况下，在列地址的数目 被增加到n或者更大的情况下，并且在多个第二位线对GBLO和GBLl被提供以连接相应的 SRAM块301的情况下，要求用于在多个位线对当中选择位线对的选择器电路SEL。
此外，感应放大器使能电路103不限于仅包括NMOS晶体管N9的图3中所示的电 路构造。如图14中所示，感应放大器使能电路103能够被更改为包括除了 NMOS晶体管N9 之外的PMOS晶体管N9的电路构造。注意在图14中所示的电路中，N9和P7组成逆变器。
在图3中所示的电路中，在NMOS晶体管N9被截止时，信号SAN进入如图6中所示 的浮置状态。因此，存在经由信号SAN第二SRAM单元102相互干扰并且引起故障的可能性。 另一方面，在图14中所示的电路中，在NMOS晶体管N9被截止时，PMOS晶体管P7被导通，从 而将信号SAN箝位在恒定电势。这使得能够阻止当使用图3中所示的电路时的上述故障。 注意，图14中所示的电路的用途是将信号SAN箝位在恒定电势，因此PM0S晶体管P7能够 充分地小于N9。 S卩，通过增加P7几乎不增加电路尺寸。
[第二示例性实施例] 图7示出根据本发明的第二示例性实施例的包括在半导体存储器装置中的SRAM 块(SRAM电路)302的基本构造。本发明的SRAM块302被提供有用于存储数据的SRAM单 元阵列201，以及用于将信号传送到外部和接收来自于外部的信号的SRAM单元阵列203。 SRAM块302被提供有第一字线WL、第二字线YS、感应放大器使能信号SAN、预充电使能信号 PC、第一位线对BL0和BL1、以及第二位线对GBL0和GBL1。 SRAM单元阵列201包括被排列 成矩阵的mXn(m和n是1或者大于1的整数)个SRAM单元101。 SRAM单元阵列203包括 被排列在行方向中的n(n是1或者大于1的整数)个第二 SRAM单元102。
与图1中所示的本发明的第一示例性实施例的电路相比较，为了减少电路面积， 图7的电路没有包括感应放大器使能电路103。因此，图7的电路包括在行方向中布线的感 应放大器使能信号SAN，作为来自于字线驱动器电路306的输出信号以代替图1的感应放 大器控制信号SE。注意，被包括在感应放大器电路103中的功能被提供给字线驱动器电路 306。 将在行方向中布线的n个第二字线YS、在行方向中布线的一个感应放大器使能信 号SAN和一个预充电使能信号PC、以及在列方向中布线的一对第二位线对GBL0和GBL1连 接至SRAM单元阵列203。在下面的解释中，n个第二字线YS中的每一个被表示为第二字线 YS_j (j是从1到n的任何整数)。在提供给SRAM单元阵列203和排列在行方向中的n个第 二 SRAM单元102当中，被布置在第j列中第二 SRAM单元102被连接至第二字线YS_j。第 二 SRAM单元102中的每一个被连接至预充电使能信号PC、一对第二位线对GBL0和GBL1、 以及感应放大器使能信号SAN。其它的电路构造与根据图1中所示的第一示例性实施例的 电路相同。 图8示出根据本发明的第二示例性实施例的半导体存储器装置的整体构造。在图 8中所示的电路的示例中，提供了被排列成矩阵的一个或者多个SRAM块302、字线驱动器电路306、感应放大器304、以及写入驱动器电路305。 被连接至字线驱动器电路306的第一字线WL、第二字线YS、感应放大器使能信号 SAN、以及预充电使能信号PC被布线在行方向中。然后，第一字线WL、第二字线YS、感应放 大器使能信号SAN、以及预充电使能信号PC被连接至SRAM块302中的每一个。被连接至感 应放大器电路304的第二位线对GBLO和GBL1和写入驱动器电路305被布线在列方向中。 然后，第二位线对GBLO和GBL1被连接至相应的SRAM块302中的每一个。
接下来，参考图9解释根据本发明的第二示例性实施例的半导体存储器装置的操 作。在备用时间，所有的第一字线WL、所有的第二字线YS、以及信号PC的电压电平显示为 接地电压GND。信号SAN的电压电平显示为电源电压VDD或者在VDD和GND之间的中间电 势。随着第一字线WL将N3和N4控制为截止，第一 SRAM单元101保持保存已经被存储的 存储器数据。此外，随着信号PC将P5和P6控制为导通，电源电压VDD被提供给作为第一 位线对BLO和BL1的第二 SRAM单元102的第二存储器结点对。第二 SRAM单元102处于不 确定状态，并且没有保存存储器数据。 在下文中解释根据本发明的第二示例性实施例的半导体存储器装置的读取操作。 在读取操作之前，第二位线对GBL0和GBL1的电压电平显示为电源电压VDD。在包括具有 被排列成矩阵的mXn(m禾P n是1或者大于1的整数)个第一 SRAM单元101的SRAM单元 阵列201和具有被排列在行方向中的n(n是1或者大于1的整数)个第二 SRAM单元102 的SRAM单元阵列203的SRAM块302中，描述了当读出被布置在第i行(i是从1到m的任 何整数)和第j列(j是从1到n的任何整数)的第一 SRAM单元101的存储器数据时的情 况。 首先，通过变成电源电压VDD的信号PC将P5和P6控制为截止。接下来，通过变 成电源电压VDD的被连接至第一SRAM单元101的第一字线WL」，将N3和N4控制为导通。 然后，被保存在第一 SRAM单元101中的存储器数据被输出至第一位线对BL0_j和BLl_j。
在BL0_j和BLl_j之间生成电势差之后，通过变成接地电压GND的信号SAN，将N5 和N6的源极端子的电压电平变成接地电压GND。第二 SRAM单元102放大第一位线对BL0_ j和BLl_j (第二存储器结点对)之间的电势差，并且还保存被放大的存储器数据。
然后，被连接至第二 SRAM单元102的第二字线YS_j (j是从1到n的任意整数) 变成电源电压VDD以将N7和N8控制为导通。然后被保存在第二 SRAM单元102中的存储 器数据被输出至第二位线对GBLO和GBL1。在GBLO和GBL1之间生成电势差之后，被连接至 第二位线对GBLO和GBL1的感应放大器电路304放大电势差，并且输出被放大的电势差作 为读取信号。第二 SRAM单元102具有与局部读取电路相同的功能，所述局部读取电路控制 例如被布置在第j列中的m(m是1或者大于1的整数)个第一 SRAM单元101的读取操作。
在下文中解释根据本发明的第二示例性实施例的半导体存储器装置的写入操作。 注意，写入操作之前，第二位线对GBL0和GBL1的电压电平显示为电源电压VDD。在包括具 有被排列成矩阵的mXn(m禾P n是1或者大于1的整数)个第一 SRAM单元101的SRAM单 元阵列201和具有被排列在行方向中的n(n是1或者大于1的整数)个第二 SRAM单元102 的SRAM单元阵列203的SRAM块302中，描述了当将存储器数据写入被布置在第i行(i是 从1到m的任何整数)和第j列(j是从1到n的任何整数)的第一 SRAM单元101时的情 况。
首先，通过变成电源电压VDD的信号PC将P5和P6控制为截止。接下来，通过变 成电源电压VDD的被连接至第一 SRAM单元101的第一字线WL_i将N3和N4控制为导通。 此外，通过变成接地电压GND的信号SAN将N5和N6的源极端子的电压电平变成接地电压 GND。 另一方面，被连接至第二位线对GBLO和GBL1的写入驱动器电路305对GBLO和 GBL1中的一个放电，以在GBLO和GBL1之间生成电势差。 通过变成电源电压VDD的第二字线YS_j ，将被提供给第二 SRAM单元102的N7和 N8控制为导通。然后，第二位线对GBLO和GBL1的信号分别被输入至第一位线对BLO_j和 BLl_j (第二存储器对)。第二 SRAM单元102放大第二存储器结点对的电势差，并且还保存 被放大的存储器数据。 随着被提供给第一 SRAM单元101的N3和N4被导通，经由第一位线对BLO_j和 BLl_j，将通过第二 SRAM单元102放大的存储器数据写入第一 SRAM单元101 。第二 SRAM单 元102具有与局部写入电路相同的功能，所述局部写入电路控制例如被布置在第j列中的 m(m是1或者大于1的整数)个第一 SRAM单元101的写入操作。 如上所述，在本发明的第二示例性实施例中，被提供给SRAM单元阵列203的第二 SRAM单元102具有与局部读取/写入电路相同的功能，并且从而能够由与现有技术相比更 少的晶体管组成。这使得能够增加划分SRAM单元阵列的数目。结果，能够提高SRAM单元 的读取裕量，并且能够增加操作速度。 本发明的第二示例性实施例采用在较高速度方面有利的差分方法。图11中示出 的现有技术采用单端方法。因此，为了增加速度，局部读取电路的晶体管尺寸必须被增加到 几乎十倍以上。 在本发明的第一示例性实施例中，仅通过控制感应放大器电路304和驱动器电路 305的操作，能够控制从/到第一 SRAM单元101的数据的读取和写入操作。S卩，在数据的 读取和写入操作中，在相同的控制序列中通过字线驱动器电路306选择第一和第二SRAM单 元。因此，没有必要提供当通过不同的控制序列来执行读取和写入操作时所要求的控制电 路。因此，本示例性实施例能够抑制电路尺寸的增加。 本发明不限于上述示例性实施例，而是可以在本发明的范围内进行修改。例如，在 图7中，n个第二 SRAM单元102被连接至一对第二位线对GBLO和GBL1。然而，不限于此。 其可以是如下的电路构造，其中多个(从2到n的任意整数)第二位线对GBLO和GBL1被 提供，并且n个第二 SRAM单元102被连接至相应的第二位线对GBLO和GBL1 。此种电路构 造使得能够抑制第二位线对GBLO和GBL1的负载容量，并且还增加数据写入/读取操作的 速度。注意，在提供多个第二位线对GBL0和GBL1的情况下，在列地址的数目被增加到n或 者更大的情况下，以及在多个第二位线对GBLO和GBL1被提供以连接相应的SRAM块302的 情况下，要求用于在多个位线对当中选择位线对的选择器电路SEL。此外注意，图12中示出 的现有技术的电路没有假定写入操作，从而要求有局部写入电路。因此，图12中所示的现 有技术的电路可能增加了其电路尺寸。另一方面，上述示例性实施例的半导体存储器装置 被提供有包括局部读取/写入电路的功能的第二 SRAM单元102，从而能够抑制电路尺寸的 增加。 此外，在图13中所示的现有技术的电路中，用于将存取晶体管控制为导通/截止的一条字线GWL被连接至(与上述示例性实施例中的第二SRAM单元相对应的)多个局部感 应放大器。这增加(与上述示例性实施例中的第一SRAM单元相对应的)伪操作SRAM单元 的数目，因此增加了功率消耗。此外，在图13的电路中，在相互不同的控制序列中，执行数 据读取操作和数据写入操作。从而电路尺寸可以增加。另一方面，在根据上述示例性实施例 的半导体存储器装置中，不同的第二字线YS_j被连接至相应的第二 SRAM单元102。因此， 能够抑制功率消耗的增加。此外，在根据上述示例性实施例的半导体存储器装置中，在数据 读取/写入时间中，在相同的控制序列中选择第一 SRAM单元101和第二 SRAM单元102。这 能够抑制电路尺寸的增加。 本领域的普通技术人员能够根据需要组合第一和第二示例性实施例。 虽然已经按照若干示例性实施例描述了本发明，但是本领域的技术人员将理解，
可以在所附的权利要求的精神和范围内对本发明进行各种修改的实践，并且本发明并不限
于上述的示例。 此外，权利要求的范围不受到上述的示例性实施例的限制。 此外，应当注意的是，申请人意在涵盖所有权利要求要素的等同形式，即使在后期 的审查过程中对权利要求进行修改亦是如此。
权利要求
一种半导体存储器装置，包括SRAM电路，所述SRAM电路包括存储数据的第一SRAM单元和放大与数据状态相对应的电势差并且存储所述电势差的第二SRAM单元；字线控制电路，所述字线控制电路输出用于选择要被读取/写入数据的所述第一SRAM单元中的一个的第一控制信号和用于选择要被读取/写入所述电势差的所述第二SRAM单元中的一个的第二控制信号；感应放大器电路，所述感应放大器电路放大读取信号的电势差，所述读取信号从根据所述第二控制信号选择的所述第二SRAM单元的位线对输出；以及写入控制电路，所述写入控制电路将写入信号输出至根据所述第二控制信号选择的所述第二SRAM单元的所述位线对，所述写入信号在位线之间具有大于所述读取信号的电势差。
2. —种半导体存储器装置，包括SRAM电路，所述SRAM电路包括存储数据的第一 SRAM单元和放大与数据状态相对应的电势差并且存储所述电势差的第二 SRAM单元；字线控制电路，所述字线控制电路输出用于选择要被读取/写入数据的所述第一 SRAM单元中的一个的第一控制信号和用于选择要被读取/写入所述电势差的所述第二 SRAM单 元中的一个的第二控制信号；感应放大器电路，所述感应放大器电路放大读取信号的电势差，所述读取信号从根据 所述第二控制信号选择的所述第二 SRAM单元的位线对输出；以及写入控制电路，所述写入控制电路将写入信号输出至根据所述第二控制信号选择的所 述第二 SRAM单元的所述位线对。
3. 根据权利要求2所述的半导体存储器装置，其中通过被连接至所述第一 SRAM单元的位线对的所述第二 SRAM单元的存储器结点对，根 据所述第一控制信号和所述第二控制信号选择要被读取/写入所述数据的所述第一 SRAM 单元。
4. 根据权利要求2所述的半导体存储器装置，其中，所述第二 SRAM单元包括 存取晶体管，所述存取晶体管根据所述第二控制信号切换所述第二SRAM单元的存储器结点对和所述第二 SRAM单元的所述位线对的连接状态；以及预充电晶体管，所述预充电晶体管根据从所述字线控制电路输出的预充电使能信号， 切换高电势侧电源端子和所述存储器结点对的连接状态，其中，根据被输入至低电势侧电源端子的放大控制信号，控制与所述存储器结点对中 的所述数据状态相对应的电势差的放大。
5. 根据权利要求2所述的半导体存储器装置，其中，在所述SRAM电路中， 从所述字线控制电路输出的放大控制信号被输入至所述第二 SRAM单元的低电势侧电源端子，并且根据所述放大控制信号的电压电平，控制与所述第二SRAM单元的存储器结点对中的 所述数据状态相对应的所述电势差的放大。
6. 根据权利要求2所述的半导体存储器装置，其中 所述SRAM电路进一步包括放大控制电路，从所述放大控制电路输出的放大控制信号被输入至所述第二 SRAM单元的低电势侧电 源端子，并且根据所述放大控制信号的电压电平，控制与所述第二SRAM单元的存储器结点对中的 所述数据状态相对应的所述电势差的放大。
7. 根据权利要求2所述的半导体存储器装置，其中，在所述SRAM电路中， 所述第一 SRAM单元中的至少一个或者多个被布置成矩阵，所述第二 SRAM单元中的至少一个或者多个被布置成在行方向，被布置在与被布置在每列的所述第二 SRAM单元相对应的列的所述第一 SRAM单元的位 线对被连接至相应的第二 SRAM单元的存储器结点对，以及通过不同的第二控制信号，控制从所述第二 SRAM单元的每个读取所述数据的电势差/ 向所述第二 SRAM单元的每个写入所述数据的电势差。
8. 根据权利要求2所述的半导体存储器装置，其中，在所述半导体存储器装置中， 所述SRAM电路中的至少一个或者多个被布置成矩阵，经由所述第一控制信号和所述第二控制信号连接被布置在每行的所述SRAM电路，所 述第一控制信号和所述第二控制信号对所述SRAM电路的每行是共同的，并且经由被用作所述读取信号和所述写入信号的共同位线对，连接被布置在每列的所述 S廳电路。
9. 根据权利要求2所述的半导体存储器装置，其中，所述半导体存储器装置进一步包 括选择器电路，所述选择器电路连接所述SRAM电路、所述感应放大器电路、以及所述写入 控制电路，并且选择性地指定被用作所述读取信号或者所述写入信号的位线对，所述位线 对被连接至相应的SRAM电路。
10. 根据权利要求2所述的半导体存储器装置，其中，以相同的控制序列在读取操作和 写入操作时选择所述第一 SRAM单元和所述第二 SRAM单元。
11. 根据权利要求2所述的半导体存储器装置，其中，用于所述第一SRAM单元和所述第 二 SRAM单元的所述数据读取操作和所述数据写入操作的控制序列对于任何操作按照所述 第二SRAM单元的预充电晶体管的截止操作、所述第一SRAM单元的选择操作、所述第二SRAM 单元的放大操作、以及所述第二 SRAM单元的选择操作的顺序执行。
全文摘要
本发明提供了一种半导体存储器装置。半导体存储器装置包括SRAM电路，该SRAM电路具有存储数据的第一SRAM单元和放大数据的电势差并且存储该电势差的第二SRAM单元；字线驱动器电路，该字线驱动器电路输出用于选择要被读取/写入数据的第一SRAM单元中的一个的第一控制信号和用于选择要被读取/写入电势差的第二SRAM单元中的一个的第二控制信号；感应放大器电路，该感应放大器电路放大从根据第二控制信号选择的第二SRAM单元的位线对输出的读取信号的电势差；以及写入驱动器电路，该写入驱动器电路将写入信号输出至根据第二控制信号选择的第二SRAM单元的位线对，并且写入信号在位线之间具有大于读取信号的电势差。
文档编号G11C11/413GK101727973SQ20091020464
公开日2010年6月9日 申请日期2009年10月10日 优先权日2008年10月10日
发明者武田晃一 申请人:恩益禧电子股份有限公司