专利名称：一种优先级编码器的制作方法
技术领域：
本发明涉及数字系统设计的多个方面，具体涉及一种优先级编码器。
背景技术：
优先级编码器的主要应用集中在内容可寻址存储器里。内容可寻址存储器主要用来完成快速的数据匹配。比如，在互联网的路由器中通常包含一个内容可寻址存储器用来搜索到来的地址和内部存储的地址是否匹配。所以，内容可寻址存储器实现了高速的地址搜索，从而保证了计算机网络上通信的有效性。通常的存储器是根据地址索引返回保存的数据，而内容可寻址存储器则是根据数据返回匹配的地址。它会在匹配线上产生是否匹配的指示信号。这些信号送给优先级编码器，编码输出最高优先级的匹配位置。随着内容可寻址存储器的容量不断增大，匹配线的数目越来越多，造成优先级编码器的输入不断增大。大量输入信号的快速编码，对优先级编码器的速度要求越来越高。因此，设计高速低功耗的优先级编码器将更加重要。 之前提出的优先级编码器电路中，都只设计8个输入的编码器基本单元，然后通过多个单元级联的方式实现更多输入的优先级编码器。之所以分成更小的单元级联的方式，是因为单元输入数目越多，会造成判决时的放电路径越长，工作速度越慢。之前的结构中一个缺点是对每个输出都采用单独的判决路径，从而造成了使用的管子数目很多，面积和功耗很大。本文中设计了一种新颖的判决单元电路结构，采用多个输出共享放电路径的方式，可以节省单元中管子的数目。另外，通过增大共享路径中管子的面积，可以使得判决的速度更快，且付出的面积代价也较小。 附图3是现有的优先级编码器单元的内部结构图，从图中我们可以看出针对优先级编码器单元的每位输入该编码器单元均有与输入对应的单独的放电电路，而且针对每位输入优先级判断电路也是需要分别引入比其优先级高的输入位作为判断优先级的一部分电路，所以现有的优先级编码器对晶体管的需求很大，从而造成管子数目很多，面积和功耗很大等缺点。
发明内容
本发明的目的在于，为克服现有的优先级编码器晶体管数目很大带来的电路面积大，功耗大等缺点，从而提出一种优先级编码器。 优先级编码器是数字系统中一种重要的基本电路。它可以识别外部的多个请求，判别优先级并输出最高优先级的请求。目前优先级编码器的主要应用都集中在内容可寻址存储器里。内容可寻址存储器可以用来执行快速的数据匹配。匹配的结果会在其匹配线上指示，可能存在多个匹配的情况。因此匹配的输出需要经过优先级编码器来输出最高优先级匹配结果的地址。 为了实现该目的，本发明的一种优先级编码器，该编码器包含用于屏蔽低优先级放电的优先级判断电路，放电电路和输入时钟电路，其特征在于，所述的放电电路针对一个输入字节的低四位和高四位分别采用相同的逐级共享方式，所述的优先级判断电路针对每 位输入分别用一个不同的晶体管进行优先级判断，该晶体管为所述的放电电路的若干晶体
管中的一个； 所述的逐级共享的放电电路，针对低四位采用的逐级共享的放电电路为，当D3输 入为1，而DO D2及LA_in输入均为0时对应的放电电路为依次串联的晶体管M0、M1、M2、 M3和晶体管M9 ;当D2输入为1，而DO Dl及LA_in输入均为0时对应的放电电路为串联 的晶体管M1、M2、M3和M9 ;当Dl输入为l，而DO及LA_in输入均为0时对应放电电路为串 联的晶体管M2、M3和M9 ;当DO输入为l，而LA_in输入为0时对应的放电电路为串联的晶 体管M3和M9，其中D2 D0的放电电路分别共享了 D3放电电路中的不同部分，D1 DO的 放电电路共享了 D2放电电路的一部分，DO的放电电路共享了 Dl的放电电路的一部分；
所述的晶体管M3为LA」n优先级判断电路，该晶体管的栅极通过一个非门与输入 位LA」n相连，当LA」n输入1时该晶体管断开屏蔽了低优先级DO D3输出的放电请求；
所述的晶体管M2为DO的优先级判断电路，该晶体管的栅极通过一个非门与输入 位D2相连，当DO输入1时该晶体管断开屏蔽了低优先级Dl D3输出的放电请求；
所述的晶体管M1为Dl的优先级判断电路，该晶体管的栅极通过一个非门与输入 位Dl相连，输入1时该晶体管断开屏蔽了低优先级D2 D3输出的放电请求；
所述的晶体管MO为D2的优先级判断电路，该晶体管的栅极通过一个非门与输入 位D1相连，输入1时该晶体管断开屏蔽了低优先级D3输出的放电请求。
所述的优先级编码器，其特征在于，所述的晶体管M0、M1、M2、M3和M9均采用NMOS 晶体管。
所述的优先级编码器，其特征在于，所述的串联的晶体管，通过相邻的NMOS晶体 管的源极或漏极相互连接实现晶体管的串联。 所述的优先级编码器，其特征在于，所述的逐级共享的放电电路，通过增大共享电 路中的晶体管的面积，达到更快的优先级判断速度。 所述的优先级编码器，其特征在于，所述的输入时钟电路采用时钟延迟树的结构；
其中，所述的时钟延迟树的结构，针对若干级联的优先级编码器，用于控制本级输 出放电的时钟驱动经过若干级反相器级联与本级优先级编码器单元的输入时钟相连。
所述的优先级编码器，其特征在于，所述的若干级反相器，通过设置合适的反相器 的级数，保证当级联优先级编码器的前级优先级编码器的输出判决完成后本级的经过时钟 延迟树的时钟信号才进入高电平阶段，对本级的输出进行判决。 本发明的优点在于，采用了各个输出共享放电路径的方式，在很大程度上减小了 单元的面积；更高优先级的输入信号可以关闭更低优先级输出信号的放电路径，从而实现 了优先级的判定。同时通过增加共享路径上几个管子的尺寸，可以用更少的面积代价获得 更快的工作速度。同时，为了避免更高优先级单元的屏蔽信号的判决延时造成更低优先级 模块输出的错误放电，本发明中使用了一种时钟延迟树的方式，既增大了某个时钟的驱动 能力，也给该时钟加入了足够的延迟。
图1示出了本发明中8bit优先级编码器单元示意 图2示出了本发明中4个8bit优先级编码器单元级联形成32bit单元的示意图； 图3是现有的优先级编码器单元内部单元结构图； 图4示出了本发明优先级编码器内部单元结构； 图5示出了本发明优先级编码器的时钟延迟树结构。
具体实施例方式
下面结合附图和具体实施方式
对本发明做进一步说明。
图1示出了本发明中8bit优先级编码器单元示意图。 DO D7是8bit的输入信号，其中DO优先级最高，D7优先级最低。当某个输入为 1时，表示该输入有请求。此时，如果更高优先级的输入全O，则该输入对应的输出为1，同时 将更低优先级的其它输出全部清O。以输入D1为例。当D1为1，且D0为0时，输出EP0为 0， EP1为1，同时将其他更低优先级输出清0。输入LA」n来自级联的更高优先级的模块。 当LA」n为l时，表示更高优先级模块中有请求，则当前摸块所有的输出清0。否则，按照上 述正常的方式判决。当LAjn为l，或者DO D7中至少有一个为1时，LA_out输出l，通 知级联的下级模块当前模块有请求。它会屏蔽其他更低优先级级联模块的输出。
图2示出了 4个8bit优先级编码器单元级联形成32bit优先级编码器的组成方 式。 数据通过DO D31输入，编码结果从EPO EP31输出。单元0中8个输入DO D7的优先级最高。其输出LA_outO会连接到下一模块的输入LAjn，来屏蔽低优先级模块 的输出。其它各模块的级联方式类似。LA」n是当前32bit模块的级联输入，LA—out是其 级联输出。 图4示出了本发明中提出的8bit优先级编码器单元电路结构。
整个电路结构分成上下两部分，每部分产生4bit输出。采用两个4bit单元单独 工作的方式是为了避免8bit产生的放电路径过长，影响工作速度。两个4bit单元之间采 用内部产生的LA」nter信号级联工作。图中，左半部分的电路控制产生输出信号LA_out 和内部级联信号LAjnter。首先，在时钟CLKA的低电平阶段，pMOS管打开进行充电，使得 单元的输出LA_out为低电平，LA」nter为高电平。在时钟CLKA的低电平阶段，需要控制 LA_out为低电平，才能保证下一级的级联单元不会出现放电，因此在LA_out部分加入了一 个反相器。当时钟CLKA进入高电平阶段后，开始进行LA_out和LA」nter的判决。在LA_ out的判决电路部分，由于图中的8个输入所连接的nMOS管并联，因此只要DO D7中有一 个是1，或者LA」n是1，则放电通路打开，使得输出LA_out变为1，屏蔽更低优先级模块输 出。LAjnter信号的判决电路部分工作方式类似。4个输入DO D3连接的4个nMOS管 并联，因此只有DO D3中有1个是1，或者LA」n是1，则放电通路打开，使得LA」nter变 为0。右半部分的电路控制产生输出，其充放电时序受时钟CLKB控制。对产生输出EP0 EP3的电路部分，当时钟CLKB为低电平时，4个pM0S管均打开，对节点进行充电。当CLKB 为高电平时，开始进行输出信号的判定。各个输入优先级的传递采用如下方式，以输入D1 为例。当输入D1为1时，表示D1有请求。D1经过反相器后产生0，M2管关断，则输出EP3 和EP2的放电路径关闭，因此EP3和EP2将保持为0，从而被Dl屏蔽。只有当输入LA」n为 0时，M3管才会开启，进行输出的判定。当LA」n为1时，M3管关闭，所有输出将保持为0。M0， Ml， M2， M3， M9这五个串联的管子低四比特位的共享放电路径。对EP3输出，其放电的 路径最长，需要依次经过图中的M0，M1，M2，M3，M9串接的路径放电。对于EP2 EP0输出， 它们的放电路径都共享了 EP3放电路径中的一部分。因此通过增大这四个管子的尺寸可以 提高工作的速度。产生输出EP4 EP7的电路部分工作方式类似，只是之前LA」n的功能 由内部级联信号LA」nter代替。当LA」nter为0时，表示该8bit单元内部更高优先级的 4bit中存在输入请求，或者更高优先级的模块中存在请求，则把更低优先级的4bit输出放 电路径关闭，从而保持输出EP4 EP7为低电平。 在每个时钟周期开始时，LAjn为低电平，此时M3管打开。当时钟CLKB变成高电 平后，LA」n的最终判决值还没有到来，放电路径已经打开，输出信号判决开始。如果最后 LA」n是高电平，则所有的输出应该被清0。但之前放电的输出已经不能恢复输出O，造成判 决结果错误。 图5示出了本发明中提出的时钟延迟树的方式来解决上述问题。 图中，CLKB是CLKA经过几级反向器的延迟信号。通过合理的安排延迟树的级数，
保证当LA_out判决完成后CLKB信号才进入高电平阶段，就可以保证后面输出部分判决不
会出现错误。要求该延迟大于LA—out判决部分的最坏延迟情况。另外，从图3可以看出，
CLKB比CLKA连接了更多的管子，因此负载更大。通过时钟延迟树的方式也可以增大CLKB
的驱动能力。 最后所应说明的是，以上实施例仅用以说明本发明的技术方案而非限制。尽管参 照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方 案进行修改或者等同替换，都不脱离本发明技术方案的精神和范围，其均应涵盖在本发明 的权利要求范围当中。
权利要求
一种优先级编码器，该编码器包含用于屏蔽低优先级放电的优先级判断电路，放电电路和输入时钟电路，其特征在于，所述的放电电路针对一个输入字节的低四位和高四位分别采用相同的逐级共享方式，所述的优先级判断电路针对每位输入分别用一个不同的晶体管进行优先级判断，该晶体管为所述的放电电路的若干晶体管中的一个；所述的逐级共享的放电电路，针对低四位采用的逐级共享的放电电路为，当D3输入为1，而D0～D2及LA_in输入均为0时对应的放电电路为依次串联的晶体管M0、M1、M2、M3和晶体管M9；当D2输入为1，而D0～D1及LA_in输入均为0时对应的放电电路为串联的晶体管M1、M2、M3和M9；当D1输入为1，而D0及LA_in输入均为0时对应放电电路为串联的晶体管M2、M3和M9；当D0输入为1，而LA_in输入为0时对应的放电电路为串联的晶体管M3和M9，其中D2～D0的放电电路分别共享了D3放电电路中的不同部分，D1～D0的放电电路共享了D2放电电路的一部分，D0的放电电路共享了D1的放电电路的一部分；所述的晶体管M3为LA_in优先级判断电路，该晶体管的栅极通过一个非门与输入位LA_in相连，当LA_in输入1时该晶体管断开屏蔽了低优先级D0～D3输出的放电请求；所述的晶体管M2为D0的优先级判断电路，该晶体管的栅极通过一个非门与输入位D2相连，当D0输入1时该晶体管断开屏蔽了低优先级D1～D3输出的放电请求；所述的晶体管M1为D1的优先级判断电路，该晶体管的栅极通过一个非门与输入位D1相连，输入1时该晶体管断开屏蔽了低优先级D2～D3输出的放电请求；所述的晶体管M0为D2的优先级判断电路，该晶体管的栅极通过一个非门与输入位D1相连，输入1时该晶体管断开屏蔽了低优先级D3输出的放电请求。
2. 根据权利要求1所述的优先级编码器，其特征在于，所述的晶体管M0、 Ml、 M2、 M3和 M9均采用NMOS晶体管。
3. 根据权利要求1所述的优先级编码器，其特征在于，所述的串联的晶体管，通过相邻 的NMOS晶体管的源极或漏极相互连接实现晶体管的串联。
4. 根据权利要求1所述的优先级编码器，其特征在于，所述的逐级共享的放电电路，通 过增大共享电路中的晶体管的面积，达到更快的优先级判断速度。
5. 根据权利要求1所述的优先级编码器，其特征在于，所述的输入时钟电路采用时钟 延迟树的结构；其中，所述的时钟延迟树的结构，针对若干级联的优先级编码器，用于控制本级输出放 电的时钟驱动经过若干级反相器级联与本级优先级编码器单元的输入时钟相连。
6. 根据权利要求5所述的优先级编码器，其特征在于，所述的若干级反相器，通过设置 合适的反相器的级数，保证当级联优先级编码器的前级优先级编码器的输出判决完成后本 级的经过时钟延迟树的时钟信号才进入高电平阶段，对本级的输出进行判决。
全文摘要
本发明提出了一种优先级编码器，该编码器包含用于屏蔽低优先级放电的优先级判断电路，放电电路和输入时钟电路，其特征在于，所述的放电电路针对一个输入字节的低四位和高四位分别采用相同的逐级共享方式，所述的优先级判断电路针对每位输入分别用一个不同的晶体管进行优先级判断，该晶体管为所述的放电电路的若干晶体管中的一个；放电电路为输入比特逐级共享串联晶体管M0、M1、M2、M3、M9。晶体管M0、M1、M2、M3又分别作为输入比特的优先级判断电路。为了避免级联优先级编码器电路中的提前放电引入的错误，本发明中使用了时钟延迟树的结构，采用具有不同相位延迟的时钟来控制单元中两部分的充放电。
文档编号G11C15/04GK101770808SQ20091024272
公开日2010年7月7日 申请日期2009年12月15日 优先权日2009年12月15日
发明者侯朝焕, 张铁军, 杨磊, 王东辉, 闫浩 申请人:中国科学院声学研究所