专利名称：在存储器装置的编程期间的电荷损失补偿的制作方法
技术领域：
本发明大体上涉及存储器装置，且特定来说，本发明涉及非易失性存储器装置。
背景技术：
通常将存储器装置提供为计算机或其它电子装置中的内部半导体集成电路。存在 许多不同类型的存储器，其包括随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取 存储器(DRAM)、静态RAM(SRAM)、同步动态RAM(SDRAM)和快闪存储器。快闪存储器装置已发展为用于大范围电子应用的非易失性存储器的流行来源。快 闪存储器装置通常使用允许高存储器密度、高可靠性和低功率消耗的单晶体管存储器单 元。快闪存储器的共同用途包括个人计算机、个人数字助理(PDA)、数字相机和蜂窝式电话。 程序代码和例如基本输入/输出系统(BIOS)等系统数据通常存储于快闪存储器装置中以 用于个人计算机系统。在快闪存储器单元的典型现有技术编程操作期间，通过在大于预定编程电压(例 如，大致16V)的初始电压处开始的一系列递增电压编程脉冲对耦合到待编程的选定存储 器单元的选定字线进行偏置。编程脉冲增大一电荷电平，进而在存储器单元的浮动栅极上 增大单元的阈值电压Vt。在每一编程脉冲之后，以OV的字线电压来执行验证操作以确定单 元的阈值电压是否已增大至所要编程电平。在编程之后，浮动栅极可立即经受在离子植入时出现的多种形式的电荷损失，离 子植入可造成浮动栅极的数据保存特性的缺陷。这些缺陷包括单一位电荷损失、固有电荷 损失和快速电荷损失。单一位电荷损失是显示出电子漏泄的有缺陷存储器单元的结果。此漏泄可通过电 压或高温应力而得以加速且造成不良的数据保存。固有电荷损失是在编程脉冲之后的来自离隧道氧化物最近的浮动栅极的电子的 立即漏泄。经捕获的电荷初始使单元Vt表现为比编程浮动栅极的电压高。这些电子在编 程之后的漏泄接着造成阈值电压的一次移位。快速电荷损失还造成在编程脉冲之后的立即Vt移位。快速电荷损失是在编程脉 冲之后在隧道氧化物层中所捕获的电子移回沟道区域中的结果。在单元通过验证操作时， 禁止单元进一步编程，且快速电荷损失开始。在编程操作已完成之后读取单元时，单元具有 比在编程验证操作期间所获得的Vt低的Vt。此情形可需要Vt分布的增大以便适应对于给 定状态的所有可能的阈值电压。图1展示典型现有技术编程操作的Vwl对时间的曲线图以及目标单元的伴随的真 实和理想最小/最大阈值电压。上部曲线图100展示正作为字线电压Vwl施加至目标单元 的递增编程脉冲101的系列。在每一编程脉冲101之后，验证脉冲102出现在Vvfy电平处。下部曲线图110展示正经编程的目标单元的所得Vt “分布”。顶部Vt曲线图112、 116为分布的最大阈值电压，且下部Vt曲线图111、114为分布的最小阈值电压，如图2中所 说明。随着第一曲线图100的编程脉冲101施加至目标单元控制栅极，Vtlll、112大致增
4大至Vt vfy电平。一旦在此电平，目标单元便被验证且被禁止进一步编程。展示理想Vt113、 115处于Vt处的电平。然而，目标单元的真实Vt 114、116几乎在上一编程脉冲之后立即开 始减小。图2说明根据图1的Vt曲线图的经编程目标单元的典型现有技术Vt分布。在图 2中，虚线200表示理想分布，而实线201表示真实分布。理想分布200的下部端205对应 于图1的下部理想Vt曲线图113，且理想分布200的上部端210对应于上部理想Vt曲线图 115。类似地，真实分布201的下部端206对应于下部真实Vt曲线图114，且真实分布201 的上部端207对应于上部真实Vt曲线图116。在Vpgm vfy电压处验证理想分布200的下部端。在目标单元的编程操作和后续禁止 之后，分布在负方向上移位等于Vea的量且在下部Vt 206处结束。分布中的此移位将使在 真实下部Vt206处开始且延伸至理想上部Vt210的放大分布成为必要。在单电平单元(SLC)中，Vt分布放大对经编程存储器单元的读取没有多少影响。 然而，在多电平单元(MLC)存储器单元中，状态分布通常较紧密地隔开以便适合低供应电 压范围内的所有状态。放大MLC装置中的Vt分布可因此降低可编程至装置中的状态的数 目。另外，经放大的Vt分布可重叠且在读取不同状态中导致错误。出于上文所陈述的原因且出于下文所陈述的所属领域的技术人员在阅读并理解 本说明书之后将显而易见的其它原因，在此项技术中存在对减少存储器装置中的电荷损失 的需要。
图1展示典型现有技术编程操作的Vwl对时间的曲线图以及目标单元的伴随的真 实和理想Vt。图2展示根据图1的已受快速电荷损失影响的典型现有技术Vt分布。图3展示说明浮动栅极存储器装置中的快速电荷损失的典型存储器单元Vt对时 间的曲线图。图4展示用于降低存储器装置的快速电荷损失的编程方法的一个实施例的流程 图。图5A至图5D展示VWpVt、Vbl和Vpgm rff对时间的多个曲线图。图6展示根据快速电荷损失补偿实施例的编程操作的一个实施例的状态图。图7展示可并入有本发明的快速电荷损失实施例的存储器系统的一个实施例的 框图。
具体实施例方式在本发明的以下详细描述中，参考形成其一部分的随附图式，在随附图式中以说 明方式展示可实践本发明的特定实施例。在所述图式中，类似标号贯穿若干视图描述大体 上类似的组件。足够详细地描述这些实施例以使得所属领域的技术人员能够实践本发明。 在不脱离本发明的范围的情况下可利用其它实施例且可进行结构、逻辑和电改变。因此，以 下详细描述不应以限制意义加以理解，且本发明的范围仅由所附的权利要求书及其均等物 界定。
图3说明典型存储器单元Vt对时间“t”的曲线图。此曲线图展示出现于典型浮 动栅极(非易失性存储器装置)中的快速电荷损失(QCL)。此图展示由编程验证检测的电 荷损失部分300以及对读取裕量具有影响的残余电荷损失301。如果假定编程脉冲在时间t = 0处结束，那么通过验证操作所必需的Vt等于\0。 此Vt可归因于QCL而衰减至不低于Vvd的值。QCL现象接着在大致t = t2#停止。单元的 电荷的衰减视从上一编程脉冲起所流逝的时间而定。如果存储器单元在时间t = t0处被验证为具有Vttl的Vt，且还在此时被禁止，那么 单元可归因于QCL而具有等于AVt _ = Vto-Vqcl的最大Vt移位。如果编程验证直至时间t2 才出现，那么由于QCL现象到此时间实质上已完成，因此归因于QCL的Vt移位可被检测到 且由编程算法补偿。如果在t =、处执行编程验证操作，那么经受归因于QCL的在Vttl电平以下的\移 位的单元不通过验证操作。再次编程这些单元。相对于在时间、处具有Vt = VtJ(Vttl-Vtl) 的单元，最大不可检测的负移位为Vtl-Vvd < Vto-Vqclo通过改变、，可通过测量编程算法结 束时的残余分布移位对、而测量QCL对时间。在上一编程脉冲与编程验证操作之间添加 固定等待时间周期降低了 QCL，但对存储器性能产生负面影响。本发明的编程操作可通过在存储器单元的上一成功编程脉冲与验证锁定之间使 用一个或一个以上额外编程脉冲而在对存储器性能无影响的情况下提供经降低的QCL。图 4说明降低非易失性存储器装置中的QCL的编程方法的一个实施例的流程图。将选定存储器单元编程(401)至与所要状态相关联的目标Vt。对选定存储器单元 执行编程验证操作(403)以确定其是否已达到目标Vt (405)。如果未达到目标Vt (405)，那 么重复编程/验证。否则，禁止存储器单元进一步编程(406)。在一个实施例中，通过以Vrc对耦合到存储器单元的位线进行偏置而禁止存储器 单元进一步编程。选定存储器单元的控制栅极仍可经受编程脉冲，但以禁止电压进行偏置 的位线通过降低跨越存储器单元的栅极_漏极电压而禁止单元的任何进一步编程。施加至少一个连续编程脉冲(407)以将在同一字线上的其它单元(即，使其控制 栅极共同耦合的其它单元)作为目标单元进行编程，同时禁止选定存储器单元。在至少一 个禁止编程脉冲之后，再次验证选定存储器单元(408)。如果编程验证确定(409)选定单元 具有小于目标Vt的Vt(即，归因于QCL而降低)，那么将另一编程脉冲施加(410)至选定存 储器单元的字线(即，控制栅极)。以比选定存储器单元的初始编程慢的速率来执行此编程 操作。在一个实施例中，由位线偏置实现最终编程脉冲的较慢的编程速率。可以禁止供 应电压OIa)与接地电位之间的电压对耦合到选定存储器单元的位线进行偏置。举例而言， 可使用AVpgm电压替代正常编程操作期间所使用的OV位线偏置。AVpgm电压建立了在存储 器单元通道与控制栅极之间的AVpgm的电压差。如图5Α中所说明的AVpgm电压为连续递增编程脉冲之间的阶跃电压。在无较高位 线偏置的情况下，由于自从上一未受禁止的编程脉冲以来至少两个递增编程脉冲已出现， 因此选定存储器单元的控制栅极将受到比先前编程脉冲大2* Δ Vpgm的编程脉冲。Δ Vpgm位 线偏置减慢了选定存储器单元的编程以便避免过编程(即，超过目标Vt)。在使用较慢编程速率的编程脉冲之后，执行编程验证操作(412)，且确定地禁止(即，锁定)选定存储器单元进一步编程(411)。仅擦除操作可解开编程锁定。尽管在每一 编程脉冲之后自动执行验证操作(412)，但在此状况下，在不评估编程验证的情况下执行锁 定操作。在待编程的所有存储器单元均已被锁定以防止进一步编程之后，编程方法结束。如果选定存储器单元已达到目标Vt (409)，那么执行在不进行编程验证评估的情 况下的锁定(411)。在待编程的所有存储器单元经锁定时，编程方法已完成。在一个实施例 中，在经编程的上一存储器单元的第一验证通过之后使用额外虚拟编程脉冲。图5A至图5D说明字线电压(Vwl)对时间(图5A)、阈值电压(Vt)对时间、位线电 压(Vbl)对时间以及编程有效电压(Vpgm rff)对时间的一组相关联曲线图。Vpgm rff电压是存 储器单元的栅极与沟道区之间的电压差，且(因此)是正施加以编程选定的单元的有效电 压。排列图5A至图5D的曲线图，以使得大体上相同时间点在所有图形化信号之间排 列成一行，以便说明编程脉冲和禁止电压对选定存储器单元的编程的影响。图5A说明施加至选定字线(即，控制栅极)以便编程选定单元的递增编程脉冲系 列。编程脉冲系列在最小编程电压(例如，15V)处开始，且从先前编程脉冲增大阶跃电压 Δ Vpgm直至最大编程电压(例如，20V)。在一个实施例中，AVpgm为0.5V。替代实施例可使 用其它阶跃电压。在每一编程脉冲之后，编程验证脉冲以Vvfy电压施加至字线(即，控制栅极)。此 电压接通选定存储器单元以确定是否已将选定单元编程至目标Vt。编程验证操作包含接 通正编程的每一存储器单元；以及将耦合到选定存储器单元的位线上的所得电流与参考电 流进行比较。如果所得电流等于或大于参考电流，那么已达到目标Vt。验证操作通过时的第一验证脉冲510被说明为与图5B的超出Vvt vfy电压阈值的Vt 排列成一行。此为如下阈值超出所述阈值，即认为存储器单元是被编程至其目标Vt。在此 点处，图5C展示在整个编程过程中一直处在OV处的Vbl现处在Vrc处以便禁止选定存储器单 元的进一步编程。图5D说明存储器单元上的编程有效电压因每一编程脉冲而增大AVpgm。 然而，在Vbl电压增大至V。。以便禁止选定存储器单元的进一步编程时，有效编程电压在禁止 周期520期间现为0V。图5B另外展示在通过验证操作510之后，Vt归因于如先前所描述的快速电荷损失 而开始降低。在通过编程验证510之后展示一个编程脉冲505。替代实施例可使用额外编 程脉冲。这些编程脉冲被施加至与正编程的选定存储器单元在同一选定字线上的其它存储 器单元(g卩，其控制栅极共同耦合的那些存储器单元)。然而，归因于Vbl处在禁止电压(例 如，Vcc)处，选定存储器单元未受影响，如图5D中所说明。接着执行另一验证操作511以确定电荷损失的程度。由于Vt已转回至Vt vfy阈值 以下，因此图5B将此验证操作展示为未通过。在此状况下，另一编程脉冲在Vbl降低至AVpgm 电压(如图5C中所见)的同时被发出至选定存储器单元。图5D展示存储器单元已经受到 比上一编程脉冲530大AVpgm的编程电压脉冲531，其使存储器单元超过目标Vt。图5A展示接着执行另一验证操作501。不评估此验证501，且通过增大Vbl返回至 Vcc而锁定选定存储器单元不再进一步编程。图5D展示忽略图5A的剩余编程脉冲，且禁止 选定存储器单元进一步编程。图5B展示Vt再次经受电荷损失，但Vt已从比先前成功编程 高的电压开始，且因此，最终结果是经编程的存储器单元具有等于或大于目标Vt的Vt。在
7仍在使用额外编程脉冲500以编程其它存储器单元时此编程完成，以使得不影响存储器性 能。图6说明用于如图4和图5A至图5D中所说明的编程的方法的一个实施例的状态 图。过程在编程状态600中开始，其中Vt低于目标值。在此状态600中，选定存储器单元 正接收编程脉冲，且编程验证(PV)操作正出现。在此状况下，将位线设定成0V，且Vt移位 等阶跃电压。当PV未通过时，状态保持为编程状态600。在PV初始通过Vt目标值 之后，状态移动至禁止状态601。当在禁止状态601中时，以Vrc对位线进行偏置，且连接至选定存储器单元的字线 正接收至少一个额外编程脉冲。由于禁止连接至位线的存储器单元的串联串，因此在此状 态中的Vt保持在0V。然而，此禁止不必需为永久的。在位线被禁止时出现的额外编程脉冲之后，执行另一编程验证操作。如果此验证 仍通过，那么状态转至锁定状态605。如果已将选定存储器单元编程至足够高的Vt以致快 速电荷损失不将Vt移位至低于目标Vt，那么验证操作将通过。如果快速电荷损失不足以将 Vt移位至低于阈值，那么Vt也可已保持得高足以通过。如果在禁止状态601中所执行的编程验证操作未通过，那么状态移动至偏置 AVpgm状态603。为了到达此状态，选定存储器单元在编程状态600中时已通过先前验证操 作，但在禁止状态601中时未通过验证操作。当在Δ Vpgm中时，以V-阶跃电压(S卩，AVpgffl) 对位线进行偏置。还在此状态603中，Vt递增Δ V_。当编程验证操作未通过时，状态保持 为偏置Δ 状态603。在编程验证操作通过时，编程方法移动至锁定状态605。当在锁定状态605中时，以VCC对位线进行偏置，以便禁止选定字线上的选定存储 器单元的进一步编程。因此，无论发出多少编程脉冲，Vt移位在此状态605中为0。选定存 储器单元保持在锁定状态605中，直到擦除选定单元为其一部分的存储器块为止。以上所描述的实施例可实施于可以任何位密度编程的非易失性存储器装置(例 如快闪存储器装置)中。举例而言，存储器装置可具有存储单一位(即，逻辑“1”或逻辑 “0”)的单电平单元(SLC) “与非(NAND) ”快闪存储器阵列、存储多个位(即，逻辑“10”) 的多电平单元(MLC) “与非”快闪存储器阵列，或存储器阵列可具有SLC与MLC存储器单元 的组合。图7说明存储器装置700的功能框图。存储器装置700耦合到外部处理器710。 处理器710可为微处理器或某一其它类型的控制电路。存储器装置700和处理器710形成 存储器系统720的部分。存储器装置700已经简化以集中于有助于理解本发明的存储器的 特征。存储器装置700包括非易失性存储器单元阵列730。存储器阵列730以字线行和 位线列的组排列。在一个实施例中，存储器阵列730的列包含存储器单元的串联串。如此 项技术中所熟知，单元至位线的连接决定阵列是“与非”(NAND)架构、“与(AND)”架构还是 “或非(NOR)”架构。提供地址缓冲器电路740以锁存经由I/O电路760所提供的地址信号。地址信 号由行解码器744和列解码器746接收和解码以存取存储器阵列730。所属领域的技术人 员将了解，通过本描述的益处，地址输入连接的数目视存储器阵列730的密度和架构而定。 即，地址的数目随着增大的存储器单元数和增大的存储器组与块数而增大。
存储器装置700通过使用感测放大器电路750感测存储器阵列列中的电压或电流 改变来读取存储器阵列730中的数据。在一个实施例中，感测放大器电路750经耦合以读 取和锁存来自存储器阵列730的一行数据。包括数据输入和输出缓冲区电路760以用于经 由多个数据连接762与控制器710的双向数据通信以及地址通信。提供写入电路755以将 数据写入至存储器阵列。存储器控制电路770对控制连接772上所提供的来自处理器710的信号进行解 码。这些信号用以控制对存储器阵列730的操作，包括数据读取、数据写入(编程)和擦除 操作。存储器控制器电路770可为产生存储器控制信号的状态机、定序器，或某一其它类型 的控制器。在一个实施例中，存储器控制电路770经配置以执行本发明的实施例的编程方 法以便补偿快速电荷损失。已简化图7中所说明的快闪存储器装置以促进对存储器的特征的基本理解。所属 领域的技术人员已知快闪存储器的内部电路和功能的较为详细的理解。结论总之，一个或一个以上实施例提供对编程操作期间的存储器装置中的快速电荷损 失的补偿。在一个此实施例中，在成功编程验证操作之后禁止目标存储器单元，同时发出至 少一个额外编程脉冲。接着对目标存储器单元执行编程验证操作。如果目标存储器单元未 通过验证操作，那么接着针对最终编程脉冲以ΔVpsil对耦合到目标单元的位线进行偏置。位 线的Δ Vpgm偏置减慢目标单元Vt在编程期间的移动。替代实施例可使用其它方式以将目标 存储器单元的编程减慢至比初始编程慢的速率。接着通过以V。。对位线进行偏置来锁定目 标单元不再进一步编程。尽管本文中已说明和描述特定实施例，但一般所属领域的技术人员将了解，经计 算实现相同目的的任何布置可替代所展示的特定实施例。本发明的许多更改对于一般所属 领域的技术人员将显而易见。因此，本申请案既定涵盖本发明的任何更改或变化。显然希 望本发明仅受所附权利要求书及其均等物限制。
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权利要求
一种用于存储器装置中的快速电荷损失补偿的方法，所述方法包含以编程脉冲对耦合到选定字线的选定存储器单元进行偏置，直到所述选定存储器单元通过第一编程验证操作为止；响应于所述选定存储器单元未通过所述第一编程验证操作之后的第二编程验证操作，以额外编程脉冲对所述选定存储器单元进行偏置，同时对耦合到所述选定存储器单元的位线进行偏置以减慢所述选定存储器单元的编程；以及在不评估响应于最终编程脉冲的第三编程验证操作的情况下以禁止电压对所述位线进行偏置。
2.根据权利要求1所述的方法，且其进一步包括在所述第一编程验证操作与所述第二 编程验证操作之间禁止所述选定存储器单元的编程，同时以额外编程脉冲对耦合到所述选 定字线的其它存储器单元进行偏置。
3.根据权利要求1所述的方法，其中在不评估的情况下以所述禁止电压对所述位线进 行偏置包含禁止所述选定存储器单元的编程直到执行后续擦除操作为止。
4.根据权利要求1所述的方法，其中以编程脉冲对所述选定存储器单元进行偏置包含 以多个递增脉冲对所述选定字线进行偏置，以使得每一后续脉冲在前一脉冲上增大AVpgm 的阶跃电压。
5.根据权利要求4所述的方法，其中以ΔVpgm对所述位线进行偏置以减慢所述选定存 储器单元的编程。
6.根据权利要求1所述的方法，且其进一步包含以第一编程速率编程耦合到选定字线的选定存储器单元；响应于所述选定存储器单元在所述编程期间通过第一编程验证操作，禁止所述选定存 储器单元的编程；继续编程耦合到所述选定字线的额外存储器单元，同时禁止所述选定存储器单元；在所述第一编程验证操作之后对所述选定存储器单元执行第二编程验证操作；以及响应于未通过所述第二编程验证操作，以第二编程速率编程所述选定存储器单元。
7.根据权利要求6所述的方法，其中所述第二编程速率比所述第一编程速率慢。
8.根据权利要求6所述的方法，其中响应于对耦合到所述选定存储器单元的位线的偏 置而确定所述第二编程速率。
9.根据权利要求6所述的方法，其中每一编程验证操作包含验证脉冲。
10.根据权利要求6所述的方法，且其进一步包括执行最终编程验证操作，其中不评估 所述最终编程验证操作。
11.根据权利要求6所述的方法，且其进一步包含以OV对耦合到所述选定存储器单元 的位线进行偏置，同时以多个编程脉冲对所述选定字线进行偏置。
12.根据权利要求11所述的方法，其中所述多个编程脉冲编程具有多个位的所述选定 存储器单元。
13.根据权利要求6所述的方法，其中禁止所述选定存储器单元的编程包含以\c对所 述位线进行偏置直到执行后续擦除操作为止。
14.一种非易失性存储器装置，其包含存储器阵列，其包含耦合到字线和位线的多个存储器单元；以及存储器控制器，其耦合到所述存储器阵列用于控制所述存储器阵列的操作，其中所述 存储器控制器经配置以执行选定字线上的选定存储器单元的编程操作，所述编程操作包 括以递增编程脉冲对所述选定字线的偏置，直到所述选定存储器单元通过第一编程验证 操作为止；以至少一个编程脉冲对所述选定字线的偏置，同时禁止编程所述选定存储器单 元；在所述选定存储器单元未通过第二编程验证操作时，以最终编程脉冲对所述选定存储 器单元的偏置，同时以大于接地电位的电压对耦合到所述选定存储器单元的位线进行偏 置；以及在不评估所述最终编程脉冲之后的第三编程验证操作的情况下以禁止电压对所述 位线的偏置。
15.根据权利要求14所述的存储器装置，其中所述装置为“与非”快闪存储器装置。
16.根据权利要求14所述的存储器装置，其中所述多个存储器单元被配置为多电平单 元、单电平单元，或多电平单元与单电平单元的组合。
17.一种存储器系统，其包含处理器，其用于控制所述存储器系统的操作和产生存储器信号；以及非易失性存储器装置，其耦合到所述处理器且响应于所述存储器信号而操作，所述存 储器装置包含存储器阵列，其包含耦合到字线和位线的多个存储器单元；以及存储器控制器，其耦合到所述存储器阵列用于控制所述存储器阵列的操作，其中所述 存储器控制器经配置以以从先前编程脉冲增大一阶跃电压的编程脉冲对选定字线进行偏 置，直到选定存储器单元通过第一编程验证操作为止；禁止所述选定存储器单元的编程，同 时继续以至少一个编程脉冲对所述选定字线进行偏置；在所述选定存储器单元未通过所 述第一编程验证操作之后的第二编程验证操作时，以最终编程脉冲对所述选定字线进行偏 置，同时以所述阶跃电压对耦合到所述选定存储器单元的位线进行偏置，且其中在不评估 所述最终编程脉冲之后的第三编程验证操作的情况下以禁止电压对所述位线位线进行偏 置。
18.根据权利要求17所述的系统，其中所述非易失性存储器装置为“与非”快闪存储器 装置或者“或非”快闪存储器装置中的一者。
19.根据权利要求17所述的系统，其中所述存储器阵列包含单电平存储器单元和多电 平存储器单元两者的组合。
全文摘要
经由以阶跃电压递增的多个编程脉冲来编程选定字线上的选定存储器单元。在成功编程验证操作之后，在正编程所述选定字线的其它存储器单元同时，禁止所述选定存储器单元的编程。对所述选定存储器单元执行另一编程验证操作。如果所述编程验证操作未通过，那么以所述阶跃电压对耦合到所述选定单元的位线进行偏置，且将最终编程脉冲发出到所述选定字线。接着在不评估所述最终编程验证操作的情况下锁定所述选定存储器单元不再进一步编程。
文档编号G11C16/34GK101960533SQ200980106435
公开日2011年1月26日 申请日期2009年2月17日 优先权日2008年2月29日
发明者乔瓦尼·桑廷, 米凯莱·因卡尔纳蒂, 维奥兰特·莫斯基亚诺, 达尼洛·奥兰迪 申请人:美光科技公司