专利名称：在基于全局锁相环的定时恢复环路中的延迟补偿的方法和系统的制作方法
技术领域：
本发明涉及延迟补偿，并且更具体地，本发明涉及在基于全局锁相环(global phase-locked loop or phase lock loop) (PLL)的定时恢复环路中的延迟补偿。
背景技术：
PLL是产生与“参考”信号具有固定关系的信号的控制系统。PLL电路响应于输入 信号的频率和相位两者，自动升高或降低受控振荡器的频率，直到其在频率和相位两者上 与该参考相匹配。模拟PLL通常包括置于负反馈闭合环路配置中的相位检测器、低通滤波器和压 控振荡器(VCO)。在反馈路径中或者在参考路径中或者在两者中可能存在分频器，以便使 PLL的输出信号频率是该参考的整数倍。可以通过用可编程吞脉冲计数器(programmable pulse swallowing counter)替换反馈路径中的简单的N分频(divide-by-N)的计数器来 创建参考频率的非整数倍。该技术通常被称为小数-N分频(fractional-N)合成器或者小 数-N 分频(fractional-N)PLL。振荡器产生周期性输出信号。假设最初振荡器处于几乎与参考信号相同的频率。 然后，如果来自振荡器的相位落后于参考的相位，则相位检测器改变振荡器的控制电压，使 得其加速。类似地，如果该相位超前于该参考，则相位检测器改变控制电压以使振荡器减 速。低通滤波器平滑掉控制电压中的突变；可以证实稳定的系统需要某种滤波。因为最初 振荡器可能远离参考频率，因此实际的相位检测器也可以响应于频率差，以便增加可允许 输入的锁定(lock-in)范围。取决于应用，受控振荡器的输出或者对振荡器的控制信号提供对PLL系统有用的 输出。数字锁相环(DPLL)类似于模拟锁相环而工作，但是完全使用数字电路来实现。代 替压控振荡器(VCO)，DPLL使用具有可变分频数(divisor)的计数器。DPLL有时用于数据恢复。已知定时控制环路中的环路延迟降低了系统性能。因此，在任何PLL实现方式中， 设计者的目标是最小化环路延迟，使得PLL相位余量最大化，并实现定时控制环路的强健 和稳固的表现。不幸地，实现方式和构造的限制经常在定时环路电路中引入某种相当大的 延迟。然后，这种不可避免的环路延迟强迫设计者重新调整PLL相位余量和带宽，由此遭受 PLL性能方面的损失。在数据存储应用中，降低的PLL性能转变(translate)为整体读取通 道的性能损失。从而，读取通道的原有(raw)误码率恶化。作为另一例子，当从序列检测器而不是限制器(slicer)做出驱动定时控制环路 所需的数据决定时，出现已知的折衷情况。使用来自序列检测器的决定的动机是这些决定 比限制器决定更可靠。但是，仅可以利用某种固有延迟来产生来自序列检测器的决定。因 此，使用更可靠的决定的优点由于现在涉及到附加的决定延迟而部分失去。
为了对抗这些问题，一种有吸引力的方法包括补偿定时控制环路中的延迟。这可 以通过将预测元件引入PLL的设计中来实现。但是，这样的方法假设信号频率的演变的具 体模型。更精确地说，假设在没有噪声的情况下，频率偏移量是恒定的。该假设的缺点是， 在实际频率不遵循此模型的情况下，延迟补偿电路的跟踪能力受限制。例如公知在磁带 (tape)系统中经常经历频率偏移量的迅速变化。此外，这种系统已经被限制为单通道应用。
发明内容
因此本发明在第一方面中提供了一种系统，包括全局PLL电路，包括多个输入， 每个输入用于接收与单独的通道相关联的误差信号；以及延迟补偿电路，耦接到所述全局 PLL电路。该系统还可以包括多个PLL，每个PLL与通道之一相关联，所述误差信号由所述 PLL产生。优选地，所述全局PLL电路用作对于所述多个PLL的每个的环路滤波器。优选地，所述全局PLL电路包括公共积分器，所述公共积分器接收所述误差信号 的组合的版本，并输出由所述通道共享的公共频率信号。优选地，所述延迟补偿电路接收所 述误差信号的组合的版本，所述延迟补偿电路的输出耦接到所述全局PLL电路的输入。优 选地，从所述误差信号中减去来自所述延迟补偿电路的输出信号。优选地，全局系数被应用 于所述误差信号的组合的版本。优选地，所述延迟补偿电路包括与每个通道相关联的部分， 每个部分接收与和该部分相同的通道相关联的误差信号并且不接收其他误差信号，每个部 分的输出耦接到与该部分相同的通道相关联的输入。优选地，从与每个部分相同的通道相 关联的误差信号中减去来自该部分的输出信号。优选地，所述延迟补偿电路包括接收所述 公共积分器的输出信号作为输入的求和电路，所述求和电路的输出耦接到所述全局PLL电 路的输入。优选地，所述求和电路将所述公共积分器的输出信号的几个延迟版本相加。所 述系统还包括耦接到所述全局PLL电路的输出的附加的积分器，每个附加的积分器与通道 之一相关联，其中所述延迟补偿电路包括与每个通道相关联的部分，每个部分接收来自与 该部分相同的通道相关联的附加的积分器的输出信号，每个部分的输出耦接到与该部分相 同的通道相关联的输入。优选地，所述延迟补偿电路包括接收所述公共积分器的输出信号作为输入的求和 电路，所述求和电路的输出耦接到所述全局PLL电路的输入；以及还包括耦接到所述全局 PLL电路的输出的附加的积分器，每个附加的积分器与通道之一相关联，其中所述延迟补偿 电路包括与每个通道相关联的部分，每个部分接收来自与该部分相同的通道相关联的附加 的积分器的输出信号，每个部分的输出耦接到与该部分相同的通道相关联的输入。该系统 还可以包括磁头，具有从由读取器和写入器构成的一组中选择的多个换能器，每个换能器 与和所述全局PLL电路通信的通道之一相关联；驱动机构，用于将磁记录带传送到所述磁 头之上；以及控制器，与所述磁头通信。优选地，所述全局PLL电路包括多个频率累加器，每 个频率累加器与通道之一相关联，其中所述频率累加器的输出被组合成组合信号，其中所 述组合信号被施加于每个频率累加器的输入。优选地，所述频率累加器的输出每个通过加 权因子修改。优选地，动态地选择所述加权因子。优选地，所述延迟补偿电路包括与每个通 道相关联的部分，每个部分接收与和该部分相同的通道相关联的误差信号。优选地，从与每 个部分相同的通道相关联的误差信号中减去来自该部分的输出信号。优选地，所述延迟补偿电路包括接收所述组合信号作为输入的求和电路，所述求和电路的输出耦接到所述全局 PLL电路的输入。优选地，所述求和电路将所述组合信号的几个延迟版本相加。该系统还可以包括与全局PLL电路的输出耦接的附加的积分器；每个附加的积分 器与通道之一相关联，其中所述延迟补偿电路包括与每个通道相关联的部分，每个部分接 收来自与该部分相同的通道相关联的附加的积分器的输出信号，每个部分的输出耦接到与 该部分相同的通道相关联的输入。优选地，所述延迟补偿电路包括接收所述组合信号作为 输入的求和电路，所述求和电路的输出耦接到所述全局PLL电路的输入；并且还包括耦接 到所述全局PLL电路的输出的附加的积分器，每个附加的积分器与通道之一相关联，其中 所述延迟补偿电路包括与每个通道相关联的部分，每个部分接收来自与该部分相同的通道 相关联的附加的积分器的输出信号，每个部分的输出耦接到与该部分相同的通道相关联的 输入。该系统还可以包括磁头，具有从由读取器和写入器构成的一组中选择的多个换能 器，每个换能器与和所述全局PLL电路通信的通道之一相关联；驱动机构，用于将磁记录带 传送到所述磁头之上；以及控制器，与所述磁头通信。在第二方面，提供了一种方法，包括接收多个误差信号，每个误差信号与单独的 通道相关联；将一个或多个延迟补偿信号应用于所述误差信号；以及输出对于每个通道的 相位误差输出信号。一个实施例中的系统包括全局PLL电路，包括多个输入，每个输入用于接收与单 独的通道相关联的误差信号；以及延迟补偿电路，耦接到所述全局PLL电路。一个实施例中的方法包括接收多个误差信号，每个误差信号与单独的通道相关 联；将一个或多个延迟补偿信号应用于所述误差信号；以及输出对于每个通道的相位误差 输出信号。这些实施例中的任何一个可以在诸如磁带驱动系统的磁数据存储系统中实现，该 磁数据存储系统可以包括磁头；驱动机构，用于将磁介质(例如记录带)传送到所述磁头 上；以及控制器，电耦接到所述磁头。
现在将参考附图仅通过例子描述本发明的优选实施例，在附图中图1是根据一个实施例的简化的磁带驱动系统的示意图。图2是图示根据一个实施例的平面重叠的双向的两模块磁带头的侧视图。图2A是从图2的线2A得到的磁带承载表面视图。图2B是从图2A的圆圈2B得到的详细视图。图2C是一对模块的部分磁带承载表面的详细图。图3是根据一个例示实施例的单通道PLL的方框图。图4是根据一个实施例的全局PLL电路的方框图。图5是根据一个实施例的全局PLL电路的方框图。图6是根据一个实施例的与图4的全局PLL电路相关联的延迟补偿电路的方框 图。图7是根据一个实施例的与图4的全局PLL电路相关联的延迟补偿电路的方框 图。
图8是根据一个实施例的与图4的全局PLL电路相关联的延迟补偿电路的方框 图。图9是根据一个实施例的与图5的全局PLL电路相关联的延迟补偿电路的方框 图。图10是根据一个实施例的与图5的全局PLL电路相关联的延迟补偿电路的方框 图。
具体实施例方式以下描述是为了例示本发明的一般原理而做出的，并且不意图限制在此要求保护 的发明概念。此外，在此所述的具体特征可以与在各种可能的组合和置换的每个中与其他 描述的特征组合使用。除非在此具体定义，否则将对所有术语给出其最宽的可能的解释，包括从说明书 暗示的含义以及本领域技术人员所理解的和/或如在字典、论文集等中所定义的含义。还必须注意，如在说明书和所附权利要求书中所使用的，单数形式“一”、“一个”和 “该”包括多个所指对象，除非另外规定。以下描述公开了 PLL系统的几个优选实施例以及其操作和/或组成部分。在一个一般实施例中，一种系统包括全局PLL电路以及耦接到该全局PLL电路的 延迟补偿电路，该全局PLL电路包括多个输入，每个输入用于接收与单独的通道相关联的
误差信号。在另一一般实施例中，一种方法包括接收多个误差信号，每个误差信号与单独的 通道相关联；将一个或多个延迟补偿信号应用于这些误差信号；以及输出对于每个通道的 相位误差输出信号。图1图示了可以在本发明的背景下使用的基于磁带的数据存储系统的简化的磁 带驱动器100。尽管图1中示出了磁带驱动器的一个具体实现方式，但是应该注意，在此所 述的各实施例可以在任何类型的磁带驱动系统的背景下实现。如所示，提供磁带供应筒(tape supply cartridge) 120和卷带轮(take-up reel) 121以支撑磁带122。一个或多个盘可以形成可移除磁带盒的一部分，并且不一定是 系统100的一部分。诸如图1所示的磁带驱动器还可以包括(一个或多个)驱动器马达， 用于驱动磁带供应筒120和卷带轮121以将磁带122移动到任何类型的磁带头1 之上。导轮(guide) 125引导磁带122跨越磁带头126。这样的磁带头1 又经由缆线 130耦接到控制器配件128。控制器1 通常控制诸如伺服从动(servo-following)、写、 读等等的磁头功能。缆线130可以包括读/写电路以将数据传送到磁头1 用于记录在磁 带122上，以及接收由磁头1 从磁带122读取的数据。制动器132控制磁头1 相对于 磁带122的位置。还可以提供接口用于磁带驱动器和主机(内部或外部的)之间的通信以发送和接 收数据，并用于控制磁带驱动器的操作以及将磁带驱动器的状态发送给主机，所有如本领 域技术人员将理解的。通过例子，图2例示了可以在本发明的背景下实现的平面重叠的双向的两模块磁 带头200的侧视图。如所示，该磁头包括一对基座(base) 202，每个安装有模块204，并以相对于彼此的小角度α固定。基座通常是粘附地耦接在一起的“U形柱”。每个模块204包 括基板(substrate) 204A和隔板(closure) 204B,且有位于其之间的包括读取器和/或写入 器的空隙206。在使用时，磁带208按照示出的使用读取器和写入器来在磁带208上读取 和写入数据的方式，沿着媒介(磁带)承载表面209在模块204上移动。磁带208在进入 到平坦介质支撑表面209上和离开平坦媒介支撑表面209的各边缘处的包角θ通常在78 度和472度之间。基板204Α通常由耐磨损材料构造，诸如陶瓷。隔板204Β由与基板204Α相同或类 似的陶瓷制成。读取器和写入器可以以背驮式(piggyback)配置来布置。读取器和写入器还可以 以交织配置来布置。或者，通道的每个阵列可以仅是读取器或写入器。这些阵列的任一个 可以包含一个或多个伺服读取器。图2A图示了从图2的线2A得到的模块204之一的磁带承载表面209。以虚线示 出代表性的磁带208。优选地，模块204足够长以在该磁头在各数据带(band)之间步进时 能够支撑该磁带。在此例子中，磁带208包括4-22个数据带，例如如图2A所示在半英寸宽的磁带 208上具有16个数据带和17个伺服轨道(track) 210。这些数据带被定义在伺服轨道210 之间。每个数据带可以包括大量数据轨道，例如96个数据轨道(未示出)。在读取/写入 操作期间，元件206位于数据带之一内。外面的读取器、有时称为伺服读取器读取伺服轨道 210。伺服信号又用于保持元件206在读取/写入操作期间与具体轨道对准。图2B绘出在图2A的圆圈2B中的模块204上的空隙218中形成的多个读和/或 写元件206。如所示，元件的阵列206包括例如16个写入器214、16个读取器216和两个伺 服读取器212，虽然各元件的数量可以变化。例示的实施例包括每阵列206的8个、16个、 32个和64个元件。优选实施例包括每个阵列32个读取器和/或每个阵列32个写入器。 这允许磁带行进得更慢，由此降低速度引起的跟踪和机械困难。虽然读取器和写入器可以 以如图2B所示的背驮式结构来布置，但是读取器216和写入器214也可以以交织结构来布 置。或者，元件的每个阵列206可以只是读取器或写入器，并且各阵列可以包含一个或多个 伺服读取器212。如通过一起考虑图2和图2A-2B而注意到的，每个模块204可以包括元件 206的补充集，诸如用于双向读取和写入、读取同时写入能力、向后兼容性等事情。图2C示出了根据一个实施例的磁带头200的补充模块的部分磁带承载表面视图。 在此实施例中，每个模块具有在公共基板204A上形成的以背驮式配置的多个读/写(R/W) 对或换能器(transducer)，以及可选的电绝缘层236。以写入磁头214为例的写入器以及 以读取磁头216为例的读取器平行于穿过其的磁带介质的行进方向而对准，以形成以R/W 对222为例的R/W对。可以存在几个R/W对222，诸如8对、16对、32对等等。如所示的，R/W对222在 大致与穿过其的磁带行进的方向垂直的方向上线性对准。但是，各对还可以对角地对准，等 等。伺服读取器212位于R/W对的阵列的外部，其功能是已知的。一般，磁带介质在如箭头220所指示的前向或反向方向上移动。磁带介质和磁头 配件200以本领域中公知的方式按换能关系工作。背驮式的MR磁头配件200包括一般相 同构成的两个薄膜模块2M和226。
模块2 和2 接合在一起且它们的隔板204B(部分示出)之间存在空间，以形 成单个物理单元来通过激活前导(leading)模块的写入器和平行于磁带相对于其的行进 方向而与前导模块的写入器对准的从动(trailing)模块的读取器来提供读同时写能力。 当构造背驮式磁头200的模块224、226时，一般按R/W对222的以下顺序在例如AlTiC 的导电基板204A(部分示出)上方创造的空隙218中形成各层绝缘层236、通常是诸如 Nii^e(透磁合金(permalloy))、CZT或Al-Fe-Si (铁硅铝合金)的铁合金的第一保护物 (shield) 232、用于感测磁介质上的数据轨道的感测器234、通常是镍铁合金(例如80/20透 磁合金)的第二保护物238、第一和第二写入器极尖(pole tip) 228,230以及线圈(未示 出)。第一和第二写入器极2观、230可以由诸如45/55NWe的高磁矩材料制造。注意， 仅通过例子提供这些材料，并且可以使用其他材料。可以存在诸如各保护物和/或极尖之 间的绝缘物以及围绕感测器的绝缘物层的附加层。用于绝缘物的例示的材料包括氧化铝和 其他氧化物、绝缘聚合物等。注意，前述涉及了磁带驱动系统，这已经通过例子给出，并且在此的教导可适用于 在使用PLL的任何类型的设备或电路中的实现方式。图3示出了根据一个例示实施例的单通道PLL 300。可以为诸如以上给出的并在 图1中的磁带驱动系统100的设备的每个通道提供诸如PLL 300的PLL电路。具体地，对 于具有同时工作的16个读取器的磁带头，每个读取器与16个通道之一相关联。为了简化， 在图3中示出了单个PLL电路300，理解为在给出的实施例中可以存在几个这样的PLL电路 300。如上所述，PLL电路具有固有环路延迟。如以下讨论的，给出了几个方案用于补偿 该延迟。本发明的一个方面包括将校正项应用于进入PLL环路滤波器的延迟的相位误差 信号。该校正项从由PLL电路产生的“当前”相位和频率估计而获得。具体地，该校正信号 的依赖于频率估计的部分使得能够进行对频率变化的良好跟踪。在一个优选实施例中，这 通过将长度为N的滑动(sliding)时间窗内的频率寄存器内容加起来来实现，其中N是要 补偿的总环路延迟。该方法的一个优点是，延迟补偿方案不对频率偏移量的模型进行任何 假设，并可应用于诸如磁带驱动系统的多跟踪应用。因此，其更适用于诸如其中希望准确地 跟踪频率变化的磁带系统。本发明的另一方面是延迟补偿与全局定时恢复结合的应用。在每个通道上实现的 延迟补偿电路直接与全局PLL方案兼容。或者，公开了还容易与全局PLL技术组合并呈现 对于这样的全局技术的简单相加(add-on)的全局延迟补偿电路。继续参考图3，参考相位信号yk被PLL 300接收。将相位信号θ jt7k^1与参考信号 相比较并在加法器308处产生误差信号ek_N。在由延迟元件Dn310表示的N位持续时间的 延迟后，误差信号被输入到环路滤波器302。然后，补偿了等待时间的环路滤波器输出(K 耦接到积分器306，该积分器306也已知为压控振荡器(VCO)。积分器306将其输入转换成 相位信号Θμ^。尽管加法器308的输出可以直接被输入到传统的环路滤波器302，但是其经历了 N 位持续时间的延迟，Dn310。延迟N可能取决于实现方式，并且可以在设计期间被估计或选择。延迟N有时在文献中也称为ζΛ 从而，D°意味没有延迟，D1意味1位持续时间的延迟，D2意味两位持续时间的延迟， 等等。Dn引起电路中的等待时间，并且不能被移除。因此，以下描述提供了用于补偿DnW 几个例示方法。可以至少部分地通过全局PLL电路来提供环路滤波。全局PLL尽管本身不是PLL， 但是利用了以下事实在基于磁带的和/或其他多通道应用中，跨越几个通道发生多个处 理。例如，在多通道磁带读取或写入中，同时跨越几个通道、例如16个轨道平行地发生读和 写处理。在一个实施例中的全局PLL电路包括从与各个通道相关联的几个或所有PLL收集 信息、产生全局信息并将全局信息分发到各个通道的电路。每个通道使用其PLL的该信息。 例如在多跟踪磁带实施例中，当并行地读回几个信号时，PLL信息可以在各通道之间共享， 使得每个通道以更稳固的方式工作。例如，在基于磁带的应用中跨越所有通道的频率变化 通常非常好地相关，因此如果一个通道经历了临时干扰，该干扰并不显著影响其他通道，可 以对经历了干扰的通道主要使用来自其他通道的定时信息。图4和图5示出了创建全局PLL电路的两种不同方式。存在许多其他方式，但是 这些方式通过例子给出。为了简化，仅示出了两个通道。本领域技术人员将认识到，在此的 教导可扩展到许多通道，诸如8个、16个、32个、64个等等。图4是根据一个实施例的全局PLL电路400的方框图。该全局PLL电路可以用作 对于诸如图3所示的PLL的阵列300的几个PLL的环路滤波器。该实施例使用公共积分器 410。具体地，假设两个通道和两个PLL而不具有两个单独的环路滤波器，公共积分器410 耦接到环路系数β乘法器的输出。这创建了由这两个通道共享以产生Φ^和Φ^的一 个频率信号416。参考图4，误差信号e(1)k_N和e(2)k_N被输入到全局PLL电路400。误差信号e(1)k_N和 e(2)k_N每个具有k-N的延迟，并表示相位误差。在外部线路402、404中，误差信号与环路系数α ρ α 2相乘。在内部线路中，误差 信号与加权因子巧、《2相乘，并在加法器406处组合。组合的信号与另一环路系数β相乘。 公共积分器410耦接到环路系数β乘法器的输出。积分器410对相位误差信号积分，并与 反馈环路414协作创建在寄存器412上找到的估计，以创建在由两个通道共享的线路416 上的一个频率信号。积分器410的输出与由第一环路系数Ql、％修改的来自线路402、404的误差信 号组合，以产生相位误差输出信号Φ^和Φ^。参考图3和图4，Φ,和Φ,可以被输入到每个通道的PLL的各自的积分器 306(例如VC0)。换句话说，将存在两个积分器(例如VC0)，每个通道一个积分器。然后，每 个各自的积分器306输出相位信号 Q k/k-Ν-Ι 禾口 Q k/k-Ν-Ι 。在此实施例或任何其他实施例中，可以在电路设计期间例如通过根据理论的模拟 等来选择系数和加权因子α、β、w等。此外，至少α和β可以是在传统PLL中使用的传 统值。加权因子w可以是固定的或者自适应的。在后者的情况下，系统可以监视通道并基于 该监视而动态地调整W。例如，如果第一通道的质量看起来变得恶化，则系统可以降低该通 道的加权(降低巧)，使得第一通道为全局频率信号贡献得比更可靠的其他(一个或多个) 通道的贡献更少。
图5的全局PLL电路500还产生全局频率信号，但是以不同的方式。上部和下部 电路具有它们自己的频率寄存器502、504，他们的输出分别与加权因子W1和W2相乘，并在 加法器506处组合。作为由各通道共享的全局频率信号的、加法器506的输出被发送到每 个通道的频率累加器508、510的输入。图6-10图示了用于与全局PLL电路协作来补偿环路延迟的各种方法。注意，尽管 图6-8的方法指向图4的全局PLL电路，并且图9-10的方法指向图5的全局PLL电路，但 是各教导一般可应用于其他类型的全局PLL电路。此外，图6-10所示的延迟补偿电路不是 用于补偿环路延迟的唯一方式。首先参考图6，延迟补偿电路600已被添加到图4的全局PLL电路400。图4的全 局PLL电路400的操作与上述相同，因此不再讨论。延迟补偿电路600接收线路602上的全 局相位误差信号作为输入，并将其乘以系数aG。修改的信号进入延迟补偿部分604，其输 出被分发给两个通道。在延迟补偿部分中，线路602上的修改的全局相位误差信号被延迟 了 N并且在模块606处被从该修改的信号中减去，在这之后其被应用于部分608。部分608 具有由D变换符号的1/(I-D)表示的转换特性。该特性表示积分器，其电路实现方式就在 图6中的部分608之上示出。该单个延迟补偿电路604的输出用于补偿所有通道的延迟。 具体地，从进入电路400的误差信号e(1)k_N和e⑵k_N中减去该输出。图6所示的方法的一个优点是，仅需要一个延迟补偿电路。图7是具有基于每个通道的向图4的全局PLL电路400提供延迟补偿的部分700、 702的延迟补偿电路的方框图。图7的延迟补偿电路部分700、702以类似于图6的延迟补 偿部分604的方式运作。从与每个延迟补偿电路700、702的通道相关的误差信号e(1)k_N和 e(2)k_N中减去每个延迟补偿电路700、702的输出。图7所示的方法的一个优点是，对每个通道独立地进行延迟补偿，可能得到比在 图6的情况下更准确的延迟补偿。而且，在此情况下，在延迟补偿电路之一中的问题将不显 著影响所有其他通道。图8是图示向图4的全局PLL电路400提供延迟补偿的、添加了对于每个通道的 积分器802、804的延迟补偿电路800的方框图。注意，积分器802、804对应于各个通道的 PLL 的 VCO。在此实施例中，频率项是基于全局信号的，而各相位项是基于每个通道的各个相 位信号的。首先看频率项，也可以称为全局频率误差信号的、积分器410的输出耦接到求和 电路806。求和电路806将全局频率误差信号的N个延迟版本相加在一起。在一个具体的
优选方法中，求和电路806将输入信号延迟D°、D1、D2........Dn-1。所有这些延迟的信号被
求和电路806相加。求和电路806的输出被加到进入电路400的误差信号ea)k_N和e⑵k_N 的每个。图6-8所示的三种技术(以及其他变型)还可以应用于图5的全局PLL电路500。 例如，图9是示出使用具有图5的全局PLL电路500的每-通道方案的一个方法的方框图。 如图7中那样，为图9的延迟补偿电路提供了每个通道一个部分900、902。延迟补偿电路部 分900、902可以与图7的延迟补偿电路部分700、702类似或相同地运作。图10是图示向图5的全局PLL电路500提供延迟补偿的、添加了对于每个通道的 积分器1002、1004的延迟补偿电路100的方框图。注意，积分器1002、1004可以对应于各个通道的PLL的VCO。如图8中那样，图10的实施例包括使用线路1006上的全局频率信号(组合的信 号)作为对求和电路1008的输入的全局校正项。由延迟补偿电路1000的顶部和底部部分 1010、1012来考虑各个相位。以上所述的任意电路可以是集成电路芯片的设计的一部分。该芯片设计以图形计 算机编程语言创建，并被存储在计算机存储介质(诸如盘、带、物理硬盘或诸如在存储存取 网络中的虚拟硬盘)中。如果设计者不制造芯片或者用于制造芯片的光刻掩膜，则设计者 通过物理手段(例如提供对存储设计的存储介质的复制)或电子地(例如通过因特网)直 接或间接地将得到的设计传送到这样的实体。然后存储的设计被转换成用于制造光刻掩膜 的适当格式(例如GDSII)，该光刻掩膜通常包括要在晶片(wafer)上形成的所讨论的芯片 设计的多个副本。利用光刻掩膜来定义要被蚀刻或被处理的晶片(和/或其上的层)的区 域。得到的集成电路芯片可以由制造者以原始晶片形式(即作为具有多个未包装的 芯片的单个晶片)、作为裸片或以包装形式分发。在后者的情况下，芯片被安装在单个芯片 包装(诸如塑料载体，具有固定到主板或其他较高级别载体的导引(lead))中或者多芯片 包装(诸如具有表面互连或者内埋互连任一或两者的陶瓷载体)中。在任一情况下，该芯片 然后与其他芯片、离散的电路元件和/或其他信号处理设备集成，作为(a)诸如主板的中间 产品或(b)终端产品中的任一的一部分。终端产品可以是包括集成电路芯片的任何产品， 范围从玩具和其他低端应用到诸如具有显示器、键盘和其他输入设备的高级计算机产品以 及中央处理器。
权利要求
1.一种系统，包括全局PLL电路，包括多个输入，每个输入用于接收与单独的通道相关联的误差信号；以及延迟补偿电路，耦接到所述全局PLL电路。
2.如权利要求1的系统，还包括多个PLL，每个PLL与通道之一相关联，所述误差信号 由所述PLL产生。
3.如权利要求2的系统，其中所述全局PLL电路用作用于所述多个PLL的每个的环路 滤波器。
4.如权利要求1的系统，其中所述全局PLL电路包括公共积分器，所述公共积分器接收 所述误差信号的组合的版本，并输出由所述通道共享的公共频率信号。
5.如权利要求4的系统，其中所述延迟补偿电路接收所述误差信号的组合的版本，所 述延迟补偿电路的输出耦接到所述全局PLL电路的输入。
6.如权利要求5的系统，其中从所述误差信号中减去来自所述延迟补偿电路的输出信号。
7.如权利要求5的系统，其中全局系数被应用于所述误差信号的组合的版本。
8.如权利要求4的系统，其中所述延迟补偿电路包括与每个通道相关联的部分，每个 部分接收与和该部分相同的通道相关联的误差信号并且不接收其他误差信号，每个部分的 输出耦接到与该部分相同的通道相关联的输入。
9.如权利要求8的系统，其中从与每个部分相同的通道相关联的误差信号中减去来自 该部分的输出信号。
10.如权利要求4的系统，其中所述延迟补偿电路包括接收所述公共积分器的输出信 号作为输入的求和电路，所述求和电路的输出耦接到所述全局PLL电路的输入。
11.如权利要求10的系统，其中所述求和电路将所述公共积分器的输出信号的几个延 迟版本相加。
12.如权利要求4的系统，还包括耦接到所述全局PLL电路的输出的附加的积分器， 每个附加的积分器与通道之一相关联，其中所述延迟补偿电路包括与每个通道相关联的部 分，每个部分接收来自与该部分相同的通道相关联的附加的积分器的输出信号，每个部分 的输出耦接到与该部分相同的通道相关联的输入。
13.如权利要求4的系统，其中所述延迟补偿电路包括接收所述公共积分器的输出信 号作为输入的求和电路，所述求和电路的输出耦接到所述全局PLL电路的输入；以及还包 括耦接到所述全局PLL电路的输出的附加的积分器，每个附加的积分器与通道之一相关 联，其中所述延迟补偿电路包括与每个通道相关联的部分，每个部分接收来自与该部分相 同的通道相关联的附加的积分器的输出信号，每个部分的输出耦接到与该部分相同的通道 相关联的输入。
14.如权利要求4的系统，还包括磁头，具有从由读取器和写入器构成的一组中选择的多个换能器，每个换能器与和所 述全局PLL电路通信的通道之一相关联；驱动机构，用于将磁记录带传送到所述磁头之上；以及 控制器，与所述磁头通信。
15. 一种用于延迟补偿的方法，包括 接收多个误差信号，每个误差信号与单独的通道相关联； 将一个或多个延迟补偿信号应用于所述误差信号；以及 输出对于每个通道的相位误差输出信号。
全文摘要
一个实施例中的系统包括全局PLL电路，包括多个输入，每个输入用于接收与单独的通道相关联的误差信号；以及延迟补偿电路，耦接到所述全局PLL电路。一个实施例中的方法包括接收多个误差信号，每个误差信号与单独的通道相关联；将一个或多个延迟补偿信号应用于所述误差信号；以及输出对于每个通道的相位误差输出信号。
文档编号G11B20/10GK102089979SQ200980126349
公开日2011年6月8日 申请日期2009年6月30日 优先权日2008年7月7日
发明者伊万杰洛斯.伊莱夫塞里奥, 罗伯特.哈钦斯, 西达特.奥尔瑟 申请人:国际商业机器公司