专利名称：基于电阻的存储器电路的信号裕量平衡的制作方法
技术领域：
本发明大体来说涉及基于电阻的存储器电路的源极退化及信号裕量平衡。
背景技术：
技术的进步已产生更小且更强大的个人计算装置。举例来说，当前存在各种便携型计算装置，包括无线计算装置，例如，便携型无线电话、个人数字助理(PDA)及寻呼装置， 其体积小、重量轻且易于由用户携带。更具体地说，例如蜂窝式电话及因特网协议(IP)电话的便携型无线电话可经由无线网络传达语音及数据包。此外，许多这些无线电话包括并入于其中的其它类型的装置。举例来说，无线电话还可包括数字照相机、数字摄像机、数字记录器及音频文件播放器。且，这些无线电话可处理包括可用于接入因特网的软件应用程序(例如，网络浏览器应用程序)的可执行指令。然而，这些便携型计算装置的电力消耗可快速地耗尽电池并减少用户的体验。降低电力消耗已导致这些便携型装置内的较小电路特征大小及操作电压。在降低电力消耗的同时减小特征大小及操作电压还增大对噪声及对工艺变化的敏感度。当设计使用读出放大器的存储器装置时，可能难以克服此经增大的对噪声及工艺变化的敏感度。
发明内容
由延世大学(YonseiUniversity)的教授郑成玉(kong-Ook Jung)、金基秀(Jisu Kim)及宋志焕(Jee-Hwan Song)与高通公司(Qualcomm Inc.)的康承 H. (Seung H. Kang)、 尹世承(Sei Seung Yoon)及麦迪 桑尼(Mehdi Sani)协力进行的研究已产生基于电阻的存储器电路的源极退化及信号裕量平衡的新颖系统及方法。可通过使用源极退化方法而改善感测裕量。可通过调整第一晶体管负载的负载晶体管组件的宽度、通过调整第一晶体管负载的源极退化晶体管组件的宽度或通过两者的组合而平衡信号裕量。在一特定实施例中，揭示一种电路。所述电路包括数据单元的第一晶体管负载； 及位线，其耦合到所述第一晶体管负载且耦合到具有磁性隧道结(MTJ)结构的数据单元。 在读取操作期间，所述位线在所述MTJ结构具有第一逻辑状态时具有第一电压值，且在所述MTJ结构具有第二逻辑状态时具有第二电压值。所述电路进一步包括参考单元的第二晶体管负载。所述第二晶体管负载耦合到所述第一晶体管负载，且所述第二晶体管负载具有相关联的参考电压值。所述第一晶体管负载的特性(例如，晶体管宽度)可调整以修改所述第一电压值及所述第二电压值，而大体上不改变所述参考电压值。在另一特定实施例中，所述电路包括数据单元的第一晶体管负载；及位线，其耦合到具有磁性隧道结(MTJ)结构的数据单元。所述位线适于在所述位线具有第一电压值时检测具有逻辑一值的数据，且在所述位线具有第二电压值时检测具有逻辑零值的数据。所述电路进一步包括参考单元的第二晶体管负载。所述第二晶体管负载耦合到所述第一晶体管负载，且所述第二晶体管负载具有相关联的参考电压值。所述第一晶体管负载包括至少一个源极退化晶体管。
在另一特定实施例中，揭示一种配置读出放大器的方法。所述方法包括测量具有磁性隧道结(MTJ)结构的数据单元的第一读取裕量；测量具有所述MTJ结构的所述数据单元的第二读取裕量；及通过调整耦合到所述数据单元的晶体管负载的特性而使所述第一读取裕量及所述第二读取裕量平衡。在另一特定实施例中，揭示一种放大器。所述放大器包括位线，其经耦合以按第一读取裕量读取第一基于电阻的存储器单元的第一数据并按第二读取裕量读取所述第一基于电阻的存储器单元的第二数据。晶体管负载耦合到所述位线。所述晶体管负载的特性经调整以使所述第一读取裕量或所述第二读取裕量平衡。由所揭示的实施例中的至少一者提供的一个特定优势为可通过增大基于电阻的存储器的信号裕量而改善所述基于电阻的存储器的操作。在读取操作期间，经增大的信号裕量可改善所述基于电阻的存储器对噪声或对工艺变化的容限。经改善的信号裕量还可使存储器装置合格率得到改善。在审阅包括以下部分的整个申请案之后，本发明的其它方面、优势及特征将变得显而易见
具体实施方式
及权利要求书。
图1为包括晶体管负载的基于电阻的存储器的第一说明性实施例的电路图；图2为包括具有源极电阻的晶体管负载的基于电阻的存储器的第二说明性实施例的电路图；图3为包括具有源极退化的晶体管负载的基于电阻的存储器的第三说明性实施例的电路图；图4为与图1中所描绘的参考电路的负载线特性相关联的操作参数值的特定说明性实施例的图表；图5为图1中所描绘的参考电路的负载线特性的特定说明性实施例的图表；图6包括图1中所描绘的基于电阻的存储器的电压特性的图表；图7为图2中所描绘的基于电阻的存储器的负载线特性的图表；图8为不具有源极退化的图1中所描绘的基于电阻的存储器的负载线特性的图表；图9为具有源极退化的图3中所描绘的基于电阻的存储器的负载线特性的图表；图10为具有源极退化的图3中所描绘的基于电阻的存储器的负载线特性的图表， 其中退化晶体管的宽度经调整；图11为具有源极退化的图3中所描绘的基于电阻的存储器的负载线特性的图表， 其中负载部分晶体管的宽度经调整；图12为配置读出放大器的方法的特定说明性实施例的流程图；及图13为包括具有可调整晶体管负载的基于电阻的存储器电路的无线装置的特定说明性实施例的框图。
具体实施例方式参看图1，描绘包括晶体管负载107的基于电阻的存储器的特定说明性实施例且大体以100表示所述存储器。存储器100包括具有第一参考路径110及第二参考路径120 的参考电路102。存储器100还包括代表性逻辑位零数据路径130及代表性逻辑位一数据路径140。代表性逻辑位零数据路径130包括适于读取逻辑零值的第一位线，且代表性逻辑位一数据路径140包括适于读取逻辑一值的第二位线。晶体管负载107耦合到所述第一位线、所述第二位线及参考路径110及120。参考路径110及120及数据路径130及140大体被表示为具有读出放大器部分104，读出放大器部分104向存储器单元部分106提供负载元件以产生输出信号，用于在第二读出放大器(未图示)处进行比较。在特定实施例中， 存储器100为磁阻随机存取存储器(MRAM)、相变随机存取存储器(PRAM)或自旋力矩转移 MRAM(STT-MRAM)。第一参考路径110包括负载装置，例如，ρ沟道金属氧化物半导体(PM0Q场效晶体管负载112。PMOS负载112耦合到参考节点(0ut_ref) 160，所述参考节点(0ut_ref) 160 又耦合到箝位晶体管114。对应于基于电阻的存储器元件的逻辑“零”状态的电阻R0116耦合到箝位晶体管114。基于电阻的存储器元件为具有对应于逻辑“一”值的第一电阻及对应于逻辑“零”值的第二电阻的装置，例如，作为说明性、非限制性实例的磁性隧道结(MTJ)装置或PRAM存储器单元。存取晶体管118耦合到电阻R0116。第二参考路径120包括负载装置，例如，PMOS负载122。PMOS负载122耦合到参考节点(Out_ref)160，参考节点(Out_ref)160又耦合到箝位晶体管124。对应于基于电阻的存储器元件的逻辑“一”状态的电阻Rl 1 耦合到箝位晶体管124。存取晶体管1 耦合到电阻Rl 126。代表性逻辑位零数据路径130包括负载装置，例如，PMOS负载132。PMOS负载132 耦合到参考节点(Out_data0)162，参考节点(Out_data0) 162又耦合到箝位晶体管134。具有逻辑“零”状态的基于电阻的存储器元件被表示为耦合到箝位晶体管134的电阻RO 136。 存取晶体管138耦合到电阻RO 136。代表性逻辑位一数据路径140包括负载装置，例如，PMOS负载142。PMOS负载142 耦合到参考节点(0ut_datal)164，参考节点(0ut_datal) 164又耦合到箝位晶体管144。具有逻辑“一”状态的基于电阻的存储器元件被表示为耦合到箝位晶体管144的电阻Rl 146。 存取晶体管148耦合到电阻Rl 146。大体来说，路径110、120、130、140中的每一者的对应组件可具有类似配置且可以大体类似的方式操作。箝位晶体管114、1对、1；34及144中的每一者基于信号Vclamp 154 运作以限制穿过相应路径110、120、130及140的电流及电压。Vclamp IM表示使箝位晶体管114、1M、134及144能够充当箝位晶体管的共用栅极电压。存取晶体管118、1观、138及 148中的每一者基于表示存取晶体管118、128、138及148的共用栅极电压的共用信号Vwl而选择性地允许电流流经相应路径110、120、130及140。PMOS负载装置112、122、132及142 中的每一者具有耦合到oUt_ref节点160以使得栅极电压等于0ut_ref节点160处的电压 Vref的栅极端子。执行一群存储器装置的统计分析可使设计者能够解决倾向于随技术缩放而增大的工艺变化(尤其在读出放大器中)。在特定实施例中，信号裕量AV(例如，读出放大器裕量)对应于out_datal节点164处的电压V1与out_ref节点160处的电压Vref之间的差(AV1)或out_ref节点160处的电压Vref与out_data0节点162处的电压Vtl之间的差(AVtl),以较小者为准。通过使第一读取裕量Δ Vtl及第二读取裕量AV1平衡，可改善信号裕量Δ V。通过改善信号裕量Δ V，可改善存储器装置合格率。设计者可将Δ Vci及AV1的 (平均数-N* Σ )作为代表性统计值，其中值N经选择以实现所要合格率。因为负载晶体管112、122、132及142的栅极电压等于Vref，所以不可能在不改变 V0及V1的情形下改变Vref。然而，使数据单元PMOS负载132及142的宽度变化允许在不改变Vref的情形下改变V。及V1，此又实现AVtl与AV1的平衡。在说明性实施例中，增大 PMOS负载132及142的宽度增大Vtl及V1,而减小PMOS负载132及142的宽度减小Vtl及V115 在调整PMOS负载132及142的宽度之后，对应于第一读取裕量的第一平均值及第一标准偏差值的第一统计值可与对应于第二读取裕量的第二平均值及第二标准偏差值的第二统计值平衡。举例来说，如果PMOS负载132及142的宽度减小，则Vout_ref (Vref)大体保持不改变，但Vout_dataO(VQ)及Vout_datal (V1)减小。因此，在AV1先前大于AVtl的情形下， AV0(Vref-V0)增大且AV1 (V1-Vref)减小，借此使ΔV0与AV1平衡并改善信号裕量AV0 因此，使数据单元PMOS负载132及142的宽度变化可使存储器100的设计者能够按以下方式调整电路参数满足设计约束，同时使信号裕量△ V能够接近在给定设计约束的情形下的物理理论最大值，同时还改善存储器装置合格率。参看图2，描绘包括具有源极退化的晶体管负载207的基于电阻的存储器的特定说明性实施例且大体以200表示所述存储器。晶体管负载207包括负载晶体管组件209及源极电阻组件211。存储器200包括具有第一参考路径210及第二参考路径220的参考电路202。存储器200还包括代表性逻辑位零数据路径230及代表性逻辑位一数据路径MO。 参考路径210及220及数据路径230及240大体被表示为具有读出放大器部分204，读出放大器部分204向存储器单元部分206提供负载元件以产生输出信号，用于在第二读出放大器(未图示)处进行比较。在特定实施例中，存储器200为磁阻随机存取存储器(MRAM)、相变随机存取存储器(PRAM)或自旋力矩转移MRAM (STT-MRAM)。第一参考路径210包括源极电阻装置253。源极电阻装置253耦合到负载装置 212，例如，ρ沟道金属氧化物半导体(PMOS)场效晶体管负载。PMOS负载212耦合到参考节点(out_ref)260，参考节点(out_ref) 260又耦合到箝位晶体管214。对应于基于电阻的存储器元件的逻辑“零”状态的电阻RO 216耦合到箝位晶体管214。基于电阻的存储器元件为具有对应于逻辑“一”值的第一电阻及对应于逻辑“零”值的第二电阻的装置，例如，作为说明性、非限制性实例的磁性隧道结(MTJ)装置或PRAM存储器单元。存取晶体管218耦合到电阻RO 216。第二参考路径220包括源极电阻装置沈3。源极电阻装置263耦合到负载装置222，例如，PMOS负载。PMOS负载222耦合到参考节点(out_ref) 260，参考节点(out_ ref)260又耦合到箝位晶体管224。对应于基于电阻的存储器元件的逻辑“一”状态的电阻 Rl 2 耦合到箝位晶体管224。存取晶体管2 耦合到电阻Rl 226。代表性逻辑位零数据路径230包括源极电阻装置273。源极电阻装置273耦合到负载装置232，例如，PMOS负载。PMOS负载232耦合到参考节点(Out_data0)沈2，参考节点 (out_data0)262又耦合到箝位晶体管234。具有逻辑“零”状态的基于电阻的存储器元件被表示为耦合到箝位晶体管234的电阻RO 236。存取晶体管238耦合到电阻RO 236。代表性逻辑位一数据路径240包括源极电阻装置观3。源极电阻装置283耦合到负载装置M2，例如，PMOS负载M2。PMOS负载242耦合到参考节点(out_datal)沈4，参考节点(0ut_datal)264又耦合到箝位晶体管M4。具有逻辑“一”状态的基于电阻的存储器元件被表示为耦合到箝位晶体管244的电阻Rl 2460存取晶体管248耦合到电阻Rl 2460大体来说，路径210、220、230、240中的每一者的对应组件可具有类似配置且可以大体类似的方式操作。箝位晶体管214、2M、234及244中的每一者基于信号Vclamp2M运作以限制穿过相应路径210、220、230及MO的电流及电压。Vclamp 2M表示使箝位晶体管214、2M、234及244能够充当箝位晶体管的共用栅极电压。存取晶体管218、2观、238及 248中的每一者基于表示存取晶体管218、228、238及248的共用栅极电压的共用信号Vwl而选择性地允许电流流经相应路径210、220、230及MO。PMOS负载装置212、222、232及242 中的每一者具有耦合到0ut_ref节点沈0以使得栅极电压等于out_ref节点260处的电压 Vref的栅极端子。在示范性实施例中，源极电阻装置253J63、273及观3中的每一者可为接地门控PMOS场效晶体管负载。在特定实施例中，信号裕量Δ V (例如，读出放大器裕量)对应于out_datal节点 264处的电压V1与0肚_仪€节点260处的电压Vref之间的差(AV1)或out_ref节点沈0 处的电压Vref与out_data0节点262处的电压Vtl之间的差(Δ Vtl)，以较小者为准。通过使AVci与Δ V1平衡，可改善信号裕量Δ V。通过改善信号裕量Δ V，可改善存储器装置合格率。可在使△、与AV1平衡时应用统计分析以解决倾向于随技术缩放而增大的工艺变化。 如上文所描述，统计分析可报告所测量变量M0A Δ V1的平均值(S卩，平均量)及Σ (即， 标准偏差)。源极电阻组件211耦合于负载晶体管组件209与电源Vdd之间以在具有工艺变化的情形下增加偏压稳定性。作为说明性实例，如果穿过负载晶体管组件209的电流归因于工艺变化而增加，则跨越源极电阻组件211的电压降增大，此导致负载晶体管组件209的源极到栅极电压Vse的减小。此减小的Vse限制穿过负载晶体管组件209的电流增大。此外， 负载晶体管组件209的有效输出电阻增大，其中有效输出电阻可定义为1/(负载晶体管组件的负载线的斜率)。通过添加源极电阻，电流变化大体上减小且有效电阻增大，从而导致如参看图8至图11更全面地描述并说明的改善的信号裕量。参看图3，描绘包括具有源极退化的晶体管负载307的基于电阻的存储器的特定说明性实施例且大体以300表示所述存储器。晶体管负载307包括负载晶体管组件309及源极退化组件311。晶体管负载307进一步包括数据单元的第一晶体管负载313，其耦合到参考单元的第二晶体管负载315。第一晶体管负载313可包括至少一个源极退化晶体管 (例如，373、383)及至少一个负载晶体管(例如，332、342)。数据单元可具有如可由336、 346表示的磁性隧道结(MTJ)结构。第二晶体管负载315可包括至少一个源极退化晶体管 (例如，353、363)及至少一个负载晶体管(例如，312、322)。参考单元可具有如可由316、 3 表示的磁性隧道结(MTJ)结构。大体来说，第一晶体管负载313及第二晶体管负载315 可经调整以使存储器300的设计者能够按以下方式调整电路参数满足设计约束，同时使信号裕量△ V能够接近在给定设计约束的情形下的物理理论最大值，同时还改善存储器装置合格率。存储器300包括具有第一参考路径310及第二参考路径320的参考电路302。存储器300还包括代表性逻辑位零数据路径330及代表性逻辑位一数据路径340。代表性逻
8辑位零数据路径330包括适于检测第一逻辑状态的第一位线，且代表性逻辑位一数据路径 340包括适于检测第二逻辑状态的第二位线。第一晶体管负载313耦合到第一位线及第二位线。第二晶体管负载315耦合到第一晶体管负载313。参考路径310及320及数据路径 330及340大体被表示为具有读出放大器部分304，读出放大器部分304向存储器单元部分 306提供负载元件以产生输出信号，用于在第二读出放大器(未图示)处进行比较。在特定实施例中，存储器300为磁阻随机存取存储器(MRAM)、相变随机存取存储器(PRAM)或自旋力矩转移 MRAM (STT-MRAM)。第一参考路径310包括源极退化装置，例如，ρ沟道金属氧化物半导体(PM0Q场效晶体管负载353。源极退化装置353耦合到负载装置(例如，PMOS负载31 并耦合到电源 Vdd以在具有工艺变化的情形下增大偏压稳定性。作为说明性实例，如果穿过PMOS负载312 的电流归因于工艺变化而增大，则跨越源极退化装置353的电压降增大，此导致PMOS负载 312的源极到栅极电压Vm的减小。此减小的Vm限制穿过PMOS负载312的电流增大。此外，PMOS负载312的有效输出电阻增大，从而导致如参看图8至图11更全面地描述并说明的改善的信号裕量。PMOS负载312耦合到参考节点(out_ref)360，参考节点(0ut_ref) 360 又耦合到箝位晶体管314。对应于基于电阻的存储器元件的逻辑“零”状态的电阻RO 316 耦合到箝位晶体管314。基于电阻的存储器元件为具有对应于逻辑“一”值的第一电阻及对应于逻辑“零”值的第二电阻的装置，例如，作为说明性、非限制性实例的磁性隧道结(MTJ) 装置或PRAM存储器单元。存取晶体管318耦合到电阻RO 316。第二参考路径320包括源极退化装置，例如，PMOS负载363。源极退化装置363耦合到负载装置，例如，PMOS负载322。PMOS负载322耦合到参考节点(0ut_ref) 360，参考节点(out_ref)360又耦合到箝位晶体管324。对应于基于电阻的存储器元件的逻辑“一”状态的电阻Rl 3 耦合到箝位晶体管324。存取晶体管3 耦合到电阻Rl 326。代表性逻辑位零数据路径330包括源极退化装置，例如，PMOS负载373。源极退化装置373耦合到负载装置，例如，PMOS负载332。PMOS负载332耦合到参考节点(out_ data0)362，参考节点(Out_data0) 362又耦合到箝位晶体管334。具有逻辑“零”状态的基于电阻的存储器元件被表示为耦合到箝位晶体管334的电阻RO 336。存取晶体管338耦合到电阻RO 336。代表性逻辑位一数据路径340包括源极退化装置，例如，PMOS负载383。源极退化装置383耦合到负载装置，例如，PMOS负载342。PMOS负载342耦合到参考节点(out_ datal)364，参考节点(0ut_datal) 364又耦合到箝位晶体管344。具有逻辑” 一”状态的基于电阻的存储器元件被表示为耦合到箝位晶体管344的电阻Rl 346。存取晶体管348耦合到电阻Rl 346。大体来说，路径310、320、330、340中的每一者的对应组件可具有类似配置且可以大体类似的方式操作。箝位晶体管314、3M、334及344中的每一者基于信号Vclamp 354 运作以限制穿过相应路径310、320、330及340的电流及电压。Vclamp 3M表示使箝位晶体管314、3M、334及344能够充当箝位晶体管的共用栅极电压。存取晶体管318、3观、338及 348中的每一者基于表示存取晶体管318、328、338及348的共用栅极电压的共用信号Vwl而选择性地允许电流流经相应路径310、320、330及；340。PMOS负载装置312、322、332及342 中的每一者具有耦合到0ut_ref节点360以使得栅极电压等于out_ref节点360处的电压
9Vref的栅极端子。源极退化装置353、363、373及383中的每一者基于表示源极退化装置 353、363、373及383的共用栅极电压的信号Vdegen而运作以限制穿过相应路径310、320、 330及340的电流及电压。在读取操作期间，Vdegen为低的且向PMOS负载装置312、322、 332及342提供负反馈。在非读取操作期间，Vdegen为高的且选择性地关断(gate off)源极退化装置353、363、373及383以减少泄漏电流。在特定实施例中，信号裕量Δ V (例如，读出放大器裕量)对应于out_datal节点 364处的电压与out_ref节点360处的电压之间的差(AV1)或out_ref节点360处的电压与OUt_data0节点362处的电压之间的差(Δ V。)，以较小者为准。如上文中所描述，可在使 &\与AV1平衡时应用统计分析以解决倾向于随技术缩放而增大的工艺变化。统计分析可报告所测量变量Δ V。及AV1的平均值(即，平均量)及Σ (即，标准偏差)。基于一个或一个以上设计约束使PMOS负载332及342的宽度变化或使源极退化装置373及383的宽度变化可使存储器300的设计者能够按以下方式调整电路参数满足设计约束，同时使信号裕量ΔV能够增大并接近在给定设计约束的情形下的物理理论最大值。此外，通过添加源极退化装置353、363、373及383，电流变化可大体上减小且有效电阻增大，从而导致如参看图8至图11更全面地描述并说明的改善的信号裕量。参看图4，描绘与图1中所描绘的参考电路的负载线特性相关联的操作参数值的特定说明性实施例且大体以400表示所述实施例。第一曲线402说明穿过图1的逻辑位零路径130的第一电流IO或穿过图1的第一参考路径110的IrefO，逻辑位零路径130或第一参考路径110分别包括存取晶体管138或118、存储器元件136或116及箝位晶体管134 或114，而不包括PMOS负载132或112，被称为“逻辑“零”底侧电路”。第二曲线404说明穿过逻辑位一路径140的第二电流11或穿过第二参考路径120的Irefl，逻辑位一路径140 或第二参考路径120包括存取晶体管148或128、存储器元件146或1 及箝位晶体管144 或124，而不包括PMOS负载142或122，被称为“逻辑“一”底侧电路”。第三曲线406说明穿过PMOS负载132或142的分别根据Out_data0节点162或 out_datal节点164处的电压变化的电流，out_data0节点162或out_datal节点164被称为“顶侧数据电路”。第四曲线408说明穿过图1的参考电路102的PMOS负载112及122 的根据out_ref节点160处的电压变化的电流Iref。第一曲线402与第三曲线406的第一交叉点410指示out_data0节点162处的电压(Vout_data0)及对应于图1的位零路径130的操作点的电流(IO)。第二曲线404与第三曲线406的第二交叉点420指示0ut_datal节点164处的电压(V0ut_datal)及对应于图 1的位一路径140的操作点的电流(Il)。第三曲线406与第四曲线408的第三交叉点430 指示out_ref节点160处的电压(Vout_ref)及参考电路102的操作点处的电流(Iref)。out_ref 节点 160 处的电压(Vout_ref)与 out_data0 节点 162 处的电压(Vout_ dataO)之间的电压差AVtl指示存储器100在检测存储于基于电阻的存储器元件处的逻辑 “零”值的过程中对噪声或对工艺变化的容限。out_datal节点164处的电压(V0ut_datal) 与out_ref节点160处的电压(Vout_ref)之间的电压差AV1指示存储器100在检测存储于基于电阻的存储器元件处的逻辑“一”值的过程中对噪声或对工艺变化的容限。存储器 100的信号裕量等于作为&\与AV1中的较小者的M00类似地，电流差八^及AI1* 别对应于Iref与IO之间及Il与Iref之间的差。
参看图5，描绘具有经减小宽度的负载晶体管的图1的基于电阻的存储器100的负载线特性的特定说明性实施例且大体以500表示所述实施例。第一曲线502及第二曲线 504分别说明逻辑“零”底侧电路及逻辑“一”底侧电路的电流-电压(I-V)特性。负载线 540及542分别对应于在第一宽度的晶体管负载PMOS晶体管112、122、132及142的情形下的顶侧数据电路及顶侧参考电路的I-V特性。负载线540及522分别对应于路径130、140 的顶侧数据电路及参考路径110、120的顶侧参考电路的I-V特性，其中晶体管负载PMOS晶体管132及142具有小于第一宽度的第二宽度，而PMOS晶体管112及122的宽度保持为第一宽度。PMOS晶体管132及142的较小晶体管宽度使电压Vtl及V1降低而不改变V0ut_ref。 举例来说，负载线540与M2的交叉点550指示图1的out_ref节点160处的电压。在晶体管负载PMOS晶体管112、122、132及142的第一宽度下，负载线540与第一曲线502的交叉点552指示逻辑位“零”输出电压，且负载线540与第二曲线504的交叉点5M指示逻辑位“一”输出电压。在晶体管负载晶体管132及142的第二宽度(PM0S晶体管112及122 的宽度保持为第一宽度)下，负载线522与第一曲线502的交叉点553指示逻辑位”零”输出电压，且负载线522与第二曲线504的交叉点555指示逻辑位“一”输出电压。第二宽度下的电压Vtl(交叉点553)小于第一宽度下的电压(交叉点552)，从而增大AVtl(Vref-Vtl) 且增大信号裕量Δν。即使第二宽度下的电压V1 (交叉点55 小于第一宽度下的电压(交叉点554)，从而减小Δ V1 (V1-Vref)，作为Δ V。及Δ V1中的较小者的信号裕量Δ V仍得到改善，因为在第一宽度的情形下比AV1小得多的AVtl增大。通过减小晶体管负载PMOS晶体管132及142的宽度，V0及V1减小而Vout_ref未改变。如上文中参考图4中所描绘的说明性实施例所论述，存储器100的信号裕量等于作为Δ Vtl及AV1中的较小者的M00通过减小Vtl及V1的值而不改变Vout_ref，可大体上使Δ Vtl及Δ V1平衡且改善信号裕量，如图 6中所说明。参看图6，描绘图1的基于电阻的存储器100的电压特性的图表。在图6中所展示的说明性实施例中，电路参数中的一些电路参数的代表性模拟值为Vdd = 1. 1V,Rmto = 2. 5K 及MR = 250%。负载平衡之前的负载晶体管112、122、132及142的宽度为0.6um。负载平衡之后的负载晶体管112、122、132及142的宽度如下参考单元负载晶体管112及122的宽度为0. 6um，且数据单元负载晶体管132及142的宽度为0. 58um。图6 (a)为一群MRAM 装置的直方图，并包括在使&\与AV1平衡之前的描绘AVtl的曲线602及描绘AV1的曲线604，其中AVtl小于Mxo图6(b)为说明Vtl及V1在可能受设计者关注以实现所要合格率的电压范围中的行为的图6(a)的一部分的近视图。举例来说，图6(a)的曲线602的统计值(平均数-3* Σ )可为0. 073mV且可具有如图6(b)中更清楚地说明的行为，其中曲线 606描绘在使&\与Δ V1平衡之前的AVtl的第一值且曲线608描绘在使&\与Δ V1平衡之前的AV1的第二值，且其中AVtl的值小于AV1的值。图6 (c)为一群MRAM装置的直方图，并包括在使Δν。与AV1平衡之后的描绘AVtl的曲线610及描绘AV1的曲线612。图 6(d)为说明Vtl及力在上文描述的可能受设计者关注的电压范围中的行为的图6(c)的一部分的近视图，并包括在使AV0与AV1平衡之后的描绘ΔVtl的第三值的曲线614及描绘 AV1的第四值的曲线616，其中Δ V。的第三值大体上等于AV1的第四值，如曲线614及616 所说明。举例来说，曲线614的统计值(平均数-3* Σ )可为0. 094mV，且曲线616的统计值(平均数-3* Σ )可为0. 095mV。参看图7，描绘与图2的基于电阻的存储器200的数据单元相关联的电路的负载线部分的电流-电压特性的图表且大体以700表示所述图表。曲线702描绘无源极电阻的晶体管负载的电流变化。曲线704描绘具有源极电阻的晶体管负载的电流变化。比较曲线 702与曲线704，电流变化大体上减小且有效电阻随源极电阻的添加而增大。图8及图9分别描绘不具有源极退化及具有源极退化的一群MRAM装置的负载线特性。图10及图11分别描绘在第一晶体管负载的源极退化晶体管组件的宽度经调整及第一晶体管负载的负载晶体管组件的宽度经调整的情况下具有源极退化的一群MRAM装置的负载线特性。参看图8，描绘不具有源极退化的图1的基于电阻的存储器100的负载线特性的图表且大体以800表示所述图表。第一曲线802及第二曲线804分别说明逻辑“零”底侧电路及逻辑“一”底侧电路的电流-电压(I-V)特性。负载线840对应于顶侧数据电路的 I-V特性。负载线842对应于参考路径110、120的I-V特性。区域860大体指示图1中所描绘的晶体管负载107的负载线840的变化。在图8中所展示的说明性实施例中，负载晶体管 112、122、132 及 142 的宽度为 0. 6um ；Vdd = 1. IV ；Rmtj o = 2. 5K ；且 MR = 250%。在不具有源极退化的情形下，Δ Vtl及AV1的模拟值如下AVtl的平均数=0. 193mV ； AV0的标准偏差(Σ ) = 0. 045mV ； Δ Vtl 的(平均数-3* Σ ) = 0. 057mV ； Δ V1 的平均数=0. 342mV ； Δ V1 的标准偏差(Σ ) = 0. 085mV ；且AV1的(平均数-3* Σ ) = 0. 087mV。信号裕量AV为 0. 057mV(即，AVtl的(平均数_3* Σ )与Δ V1的(平均数-3* Σ )中的较小者)。与图8相比，图9描绘具有源极退化的图3的基于电阻的存储器300的负载线特性且大体以900表示所述特性。第一曲线902及第二曲线904分别说明逻辑“零”底侧电路及逻辑“一”底侧电路的电流-电压(I-V)特性。负载线940对应于顶侧数据电路的I-V 特性。负载线942对应于参考路径310、320的I-V特性。区域960大体指示图3中所描绘的晶体管负载313的负载线940的变化。在图9中所展示的说明性实施例中，负载晶体管 312、322、332及342的宽度为2. Oum ；退化晶体管353、363、373及383的宽度为0. 3um ；Vdd =ι. IV ； Rmtjo = 2. 5K ；且MR = 250%。在具有源极退化的情形下，AY0R AV1的模拟值如下Δ Vtl的平均数=0. 189mV ； Δ V0的标准偏差(Σ ) = 0. 019mV ； Δ Vtl的(平均数-3* Σ ) =0. 133mV ； AV1 的平均数=0. 493mV ； Δ V1 的标准偏差(Σ ) = 0. 053mV ；且 AV1 的(平均数-3* Σ ) = 0. 333mV。信号裕量 Δ V 为 0. 133mv ( SP，Δ Vtl 的(平均数-3* Σ )与 Δ V1 的(平均数-3* Σ )中的较小者)。比较相关联于图8中所描绘的说明性实施例的信号裕量AV(0. 057mV)与相关联于图9中所描绘的说明性实施例的信号裕量AV(0. 133mV)，在具有源极退化的情形下改善了信号裕量。参看图10，描绘具有源极退化的图3的基于电阻的存储器300的负载线特性的图表且大体以1000表示所述图表，其中第一晶体管负载的源极退化晶体管组件的宽度经调整。第一曲线1002及第二曲线1004分别说明逻辑“零”底侧电路及逻辑“一”底侧电路的电流-电压(I-V)特性。负载线1040对应于顶侧数据电路的I-V特性。负载线1042对应于参考路径310、320的I-V特性。区域1060大体指示图3中所描绘的晶体管负载307的负载线1040的变化。在图10中所展示的说明性实施例中，说明通过调整数据单元中的退化晶体管的宽度而进行的负载平衡，其中负载晶体管312、322、332及342的宽度为2. Oum ；参考单元中的退化晶体管353及363的宽度为0. 3um ；数据单元中的退化晶体管373及383 的宽度为0. 241um ；Vdd = 1. IV ；Rmtj o = 2. 5K ；且MR = 250%。通过调整退化晶体管373及 383的宽度而进行平衡，Δ Vtl及Δ V1的模拟值如下Δ Vtl的平均数=0. 217mV ； AV0的标准偏差(Σ ) = 0. 014mV ； AVtl 的(平均数-3* Σ ) = 0. 174mV ； AV1 的平均数=0. 388mV ； AV1的标准偏差(Σ ) = 0. 07 ImV ；且Δ V1的(平均数-3* Σ ) = 0. 175mV。信号裕量Δ V 为0.174mV(S卩，Δ V。的(平均数-3* Σ )与AV1的(平均数-3* Σ )中的较小者)。比较图9中所展示的说明性实施例与图10中所展示的说明性实施例，在图10中所展示的实施例中，除退化晶体管373及383的宽度经调整(减小)之外，所有电路参数保持恒定，从而使Δ Vtl的平均数增大(图9的0. 189mV至图10的0. 217mV)，且Δ V1的平均数减小(图9的0. 493mV至图10的0. 388mV)。信号裕量AV从133mV(图9)改善为 174mV(图10)。通过调整退化晶体管宽度使与Δ V1平衡，使感测裕量从133mV增强为 174mV0参看图11，描绘具有源极退化的图3的基于电阻的存储器300的负载线特性的图表且大体以1100表示所述图表，其中第一晶体管负载的负载晶体管组件的宽度经调整。第一曲线1102及第二曲线1104分别说明逻辑“零侧电路及逻辑“一侧电路的电流-电压(I-V)特性。负载线1140对应于顶侧数据电路的I-V特性。负载线1142对应于参考路径310、320的I-V特性。区域1160大体指示图3中所描绘的晶体管负载313的负载线1140 中的变化。在图11中所展示的说明性实施例中，说明通过调整数据单元中的负载晶体管的宽度而进行的负载平衡，其中参考单元中的负载晶体管312及322的宽度为2. Oum ；数据单元中的负载晶体管332及342的宽度为1. 42um ；退化晶体管353、363、373及383的宽度为 0. 3um ；Vdd = 1. IV ；Rmtj o = 2. 5K ；且MR = 250%。通过调整负载晶体管332及342的宽度进行平衡，AY0R AY1的模拟值如下ΔV0的平均数=0. 212mV ； ΔV0的标准偏差(Σ )= 0. 016mV ； Δ V0 的(平均数-3* Σ ) = 0. 165mV ； Δ V1 的平均数=0. 379mV ； Δ V1 的标准偏差 (Σ ) = 0. 072mV ；且 AV1 的(平均数-3* Σ ) = 0. 164mV。信号裕量 AV 为 0. 164mv (即， Δ V。的(平均数-3* Σ )与Δ V1的(平均数-3* Σ )中的较小者)。比较图9中所展示的说明性实施例与图11中所展示的说明性实施例，在图11中所展示的实施例中，除负载晶体管332及342的宽度经调整(减小)之外，所有电路参数保持恒定，从而使Δ V0的平均数增大(图9的0. 189mV至图11的0. 212mV)且Δ V1的平均数减小(图9的0. 493mV至图11的0. 379mV)。信号裕量Δ V从133mV(图9)改善为164mV(图 11)。通过调整负载晶体管组件晶体管宽度使"0与八义平衡，使感测裕量从133!^增强为 164mV。参看图12，描绘在基于电阻的存储器电路中配置读出放大器的方法的特定实施例的流程图且大体以1200表示所述流程图。作为说明性实例，基于电阻的存储器电路可包括磁阻随机存取存储器(MRAM)、相变随机存取存储器(PRAM)、自旋力矩转移MRAM(STT-MRAM) 或其它基于电阻的存储器装置。在1202处，测量具有磁性隧道结结构的数据单元的第一读取裕量M00移动到 1204，测量具有磁性隧道结结构的数据单元的第二读取裕量Δ V1。继续到1206，通过调整耦合到具有磁性隧道结结构的数据单元的晶体管负载的特性而使第一读取裕量与第二读取裕量平衡。在特定实施例中，所述特性可包括调整负载晶体管宽度以增大读出放大器裕量。举例来说，可调整第一晶体管负载的负载晶体管组件的宽度，或可调整数据单元中的退化晶体管的宽度。数据单元的第一读取裕量△ Vtl及数据单元的第二读取裕量AV1 指示基于电阻的存储器在检测存储于基于电阻的存储器元件处的逻辑值的过程中对噪声或对工艺变化的容限。通过改善读出放大器裕量，可改善存储器装置合格率。参看图13，描绘包括具有经平衡的信号裕量的基于电阻的存储器电路(如本文中所描述)的电子装置(例如，无线电话)的特定说明性实施例的框图且大体以1300表示所述装置。所述装置1300包括耦合到存储器1332且还耦合到具有经平衡的信号裕量的基于电阻的存储器电路1364的处理器，例如，数字信号处理器(DSP) 1310。在说明性实例中，具有经平衡的信号裕量的基于电阻的存储器电路1364包括图1中所描绘的存储器、图2中所描绘的存储器、图3中所描绘的存储器，并具有使用图12的方法确定的可调整晶体管负载， 或其任何组合。通过改善读出放大器裕量，可改善存储器装置合格率。在特定实施例中，具有经平衡的信号裕量的基于电阻的存储器电路1364包括自旋力矩转移磁阻随机存取存储器(STT-MRAM)存储器装置。图13还展示耦合到数字信号处理器1310及显示器13 的显示器控制器13沈。 编码器/解码器(编解码器)1334还可耦合到数字信号处理器1310。扬声器1336及麦克风1338可耦合到编解码器13；34。图13还指示无线控制器1340可耦合到数字信号处理器1310并耦合到无线天线 1342.在特定实施例中，DSP 1310、显示器控制器13 、存储器1332、编解码器1334、无线控制器1340及具有负载平衡的基于电阻的存储器电路1364包括于封装中系统或芯片上系统 1322中。在特定实施例中，输入装置1330及电源1344耦合到芯片上系统1322。此外，在特定实施例中，如图13中所说明，显示器13 、输入装置1330、扬声器1336、麦克风1338、无线天线1342及电源1344在芯片上系统1322外部。然而，每一者可耦合到芯片上系统1322 的一组件，例如，接口或控制器。所属领域的技术人员应进一步了解，可将结合本文中所揭示的实施例而描述的各种说明性逻辑块、配置、模块、电路及算法步骤实施为电子硬件、计算机软件或两者的组合。 为清晰说明硬件与软件的此互换性，已在上文大体按其功能性描述了各种说明性组件、块、 配置、模块、电路及步骤。将此功能性实施为硬件还是软件取决于特定应用及强加于整个系统上的设计约束。所属领域的技术人员可以变化的方式针对每一特定应用实施所描述的功能性，但这些实施方案决策不应被解释为导致脱离本发明的范围。结合本文中所揭示的实施例而描述的方法或算法的步骤可直接以硬件、以由处理器执行的软件模块或以两者的组合来体现。软件模块可驻留于随机存取存储器(RAM)、快闪存储器、只读存储器(ROM)、可编程只读存储器(PR0M)、可擦除可编程只读存储器(EPROM)、 电可擦除可编程只读存储器(EEPROM)、磁阻随机存取存储器(MRAM)、相变随机存取存储器 (PRAM)或自旋力矩转移MRAM(STT-MRAM)、寄存器、硬盘、可装卸磁盘、压缩光盘只读存储器 (CD-ROM)，或此项技术中已知的任何其它形式的存储媒体中。示范性存储媒体耦合到处理器，以使得处理器可从存储媒体读取信息及将信息写入到存储媒体。或者，存储媒体可与处理器成一体式。处理器及存储媒体可驻留于专用集成电路(ASIC)中。ASIC可驻留于计算装置或用户终端中。或者，处理器及存储媒体可作为离散组件而驻留于计算装置或用户终端中。
提供所揭示的实施例的先前描述旨在使所属领域的技术人员能够制造或使用所揭示的实施例。对这些实施例的各种修改对于所属领域的技术人员来说将易于显而易见， 且可在不脱离本发明的范围的情况下将本文中所界定的原理应用于其它实施例。因此，本发明不意在被限定于本文所展示的实施例，而应被赋予与如由所附权利要求书界定的原理及新颖特征一致的可能的最广范围。
权利要求
1.一种放大器，其包含位线，其经耦合以按第一读取裕量读取第一基于电阻的存储器单元的第一数据并按第二读取裕量读取所述第一基于电阻的存储器单元的第二数据；以及晶体管负载，其耦合到所述位线，其中所述晶体管负载的特性经调整以修改所述第一读取裕量及所述第二读取裕量中的至少一者。
2.根据权利要求1所述的放大器，其中所述基于电阻的存储器单元包括磁阻随机存取存储器(MRAM)电路、相变随机存取存储器(PRAM)电路或自旋力矩转移MRAM (STT-MRAM)电路。
3.根据权利要求1所述的放大器，其中所述晶体管负载的所述特性经调整以大体上使所述第一读取裕量与所述第二读取裕量平衡。
4.根据权利要求3所述的放大器，其中在所述负载晶体管的所述特性经调整之后，对应于所述第一读取裕量的第一平均值及第一标准偏差值的第一统计值大体上等于对应于所述第二读取裕量的第二平均值及第二标准偏差值的第二统计值。
5.根据权利要求1所述的放大器，其中所述第一数据对应于逻辑零值且其中所述第二数据对应于逻辑一值。
6.根据权利要求1所述的放大器，其中所述晶体管负载的所述特性为晶体管宽度。
7.根据权利要求1所述的放大器，其中所述第一读取裕量为逻辑零读取裕量且所述第二读取裕量为逻辑一读取裕量。
8.根据权利要求1所述的放大器，其中所述负载晶体管的所述特性为晶体管宽度且其中所述晶体管宽度减小以使得所述第一读取裕量及所述第二读取裕量中的至少一者增大。
9.根据权利要求1所述的放大器，其中在修改所述第一读取裕量及所述第二读取裕量中的至少一者之后，参考电压值大体上保持不改变。
10.一种电路，其包含数据单元的第一晶体管负载；位线，其耦合到所述第一晶体管负载且耦合到具有磁性隧道结(MTJ)结构的数据单元，其中在读取操作期间，所述位线在所述MTJ结构具有第一逻辑状态时具有第一电压值且在所述MTJ结构具有第二逻辑状态时具有第二电压值；以及参考单元的第二晶体管负载，所述第二晶体管负载耦合到所述第一晶体管负载，所述第二晶体管负载具有相关联的参考电压值；其中所述第一晶体管负载的特性可调整以修改所述第一电压值及所述第二电压值，但大体上不改变所述参考电压值。
11.根据权利要求10所述的电路，其中所述参考电压值为所述第二晶体管负载内的晶体管的栅极的电压。
12.根据权利要求10所述的电路，其中所述特性为晶体管宽度。
13.根据权利要求10所述的电路，其中所述第一晶体管负载包括负载晶体管组件及源极退化晶体管组件。
14.根据权利要求13所述的电路，其中所述源极退化晶体管组件向所述负载晶体管组件提供负反馈。
15.根据权利要求14所述的电路，其中所述源极退化晶体管组件包括选择性地关断的源极退化晶体管。
16.一种电路，其包含 数据单元的第一晶体管负载；位线，其耦合到所述第一晶体管负载且耦合到具有磁性隧道结(MTJ)结构的数据单元，所述位线适于在所述位线具有第一电压值时检测具有逻辑一值的数据，且所述位线进一步适于在所述位线具有第二电压值时检测具有逻辑零值的数据；以及参考单元的第二晶体管负载，所述第二晶体管负载耦合到所述第一晶体管负载，所述第二晶体管负载具有相关联的参考电压值；其中所述第一晶体管负载包括至少一个源极退化晶体管。
17.根据权利要求16所述的电路，其中所述第一晶体管负载包括至少一个负载晶体管。
18.根据权利要求17所述的电路，其中所述源极退化晶体管具有经选择以使得所述第一电压值的第一读取裕量大体上相对于所述第二电压值的第二读取裕量平衡的宽度。
19.根据权利要求17所述的电路，其中所述负载晶体管具有经选择以使得所述第一电压值的第一读取裕量大体上相对于所述第二电压值的第二读取裕量平衡的宽度。
20.根据权利要求16所述的电路，其中在读取操作期间，栅极电压被选择性地施加于所述源极退化晶体管的栅极。
21.根据权利要求20所述的电路，其中所述栅极电压被选择性地切断以减少泄漏电流。
22.根据权利要求16所述的电路，其中第一读取裕量是基于与参考电压值相比的所述第一电压值，且其中第二读取裕量是基于与所述参考电压值相比的所述第二电压值。
23.一种配置读出放大器的方法，所述方法包含测量具有磁性隧道结(MTJ)结构的数据单元的第一读取裕量； 测量具有所述MTJ结构的所述数据单元的第二读取裕量；通过调整耦合到具有所述MTJ结构的所述数据单元的晶体管负载的特性而使所述第一读取裕量与所述第二读取裕量平衡。
24.根据权利要求23所述的方法，其中所述晶体管负载包括负载晶体管组件及源极退化晶体管组件。
25.根据权利要求M所述的方法，其中所述源极退化晶体管组件向所述负载晶体管组件提供负反馈。
全文摘要
本发明揭示一种基于电阻的存储器电路。所述电路包括数据单元的第一晶体管负载；及位线，其适于检测第一逻辑状态。所述位线耦合到所述第一晶体管负载并耦合到具有磁性隧道结(MTJ)结构的数据单元。所述位线适于在所述位线具有第一电压值时检测具有逻辑一值的数据，且在所述位线具有第二电压值时检测具有逻辑零值的数据。所述电路进一步包括参考单元的第二晶体管负载。所述第二晶体管负载耦合到所述第一晶体管负载，且所述第二晶体管负载具有相关联的参考电压值。所述第一晶体管负载的例如晶体管宽度等特性可经调整以修改所述第一电压值及所述第二电压值，而大体上不改变所述参考电压值。
文档编号G11C7/06GK102257570SQ200980151300
公开日2011年11月23日 申请日期2009年12月18日 优先权日2008年12月18日
发明者升·H·康, 宋哲焕, 杨赛森, 迈赫迪·哈米迪·萨尼, 金吉苏, 金圣克 申请人:高通股份有限公司