专利名称：单管单电容型铁电存储器的制作方法
技术领域：
本发明涉及集成电路设计制造技术领域，尤其涉及一种基于读出自参考反相器的无需参考单元的单管单电容型铁电存储器存储阵列。
背景技术：
铁电存储器是一种新型非挥发存储器件。它利用铁电材料中的自发极化现象实现 二值数据的存储。单管单电容(ITic)的单元结构代表了高密度FeRAM设计的发展方向。目前，在ITlC结构FeRAM中，参考信号产生电路的设计是最大的挑战。传统的参 考信号产生电路主要有如下两类每列共用铁电参考单元和每行共用铁电参考单元。每列 共用铁电参考单元的ITic FeRAM中，铁电参考单元的疲劳速度比铁电存储单元快很多，这 样经过多次读写操作后，参考信号的准确度会严重下降。每行共用铁电参考单元的ITlC FeRAM可以解决疲劳度不一致的问题，但是需要电流型灵敏放大器，其结果是参考信号产生 电路较为复杂，功耗、时序复杂度以及设计难度都大大增加。
发明内容
为了解决ITlC单元结构FeRAM中传统参考信号产生方法存在的问题，本发明提出 了一种基于读出自参考反相器的无需参考单元的ITic FeRAM存储阵列，其特征在于，所述 的铁电存储器由铁电存储阵列和读出电路两部分组成；其中，铁电存储阵列的每列单管单电容型存储单元共用一条位线BLi，其中，i = 0. . . m，每行单管单电容型存储单元共用一条字线WLj及一条板线PLj，其中j = 0. . . η ；所述读出电路由读出自参考反相器和灵敏放大电路组成，其中，所述铁电存储阵 列的每列接一个读出自参考反相器，灵敏放大器接在所述读出自参考反相器的两端；所述读出自参考反相器由第一 NMOS管Μ0、第二 NMOS管Μ2、第一 PMOS管Ml和第 二 PMOS管Μ3组成，第一 NMOS管MO的栅极连至每列共用位线BLi上，其中i = 0. . . m，其 源极与第二 NMOS管M2的漏极相接，其漏极与第一 PMOS管Ml的漏极相接作为所述读出自 参考反相器的输出；第一 PMOS管Ml的栅极也连至所述该列共用位线BLi上，其源极与第二 PMOS管M3的漏极相接；第二 NMOS管M2和第二 PMOS管M3的栅极分别连至使能信号Read_ en及.Rescten;第二 NMOS管M2的源极接地，第二 PMOS管M3的源极接至电源vdd_inv。所述第一 NMOS管MO和第一 PMOS管Ml为低阈值MOS管。一种基于读出自参考反相器的单管单电容型铁电存储器的写操作时序，其特征在 于，整个操作过程分为4个阶段TO、Tl、T2、T3 ；-TO阶段中，预充电信号PRE为高电平，整个存储阵列处于预充电状态；-Tl阶段中，预充电信号PRE变为低电平，待写入的数据出现在位线BL上，相应的 字线WL信号由低电平变为高电平，待操作的存储单元处于开启状态；-T2阶段中，字线WL保持高电平，在板线PL信号的脉冲作用下，数据写入铁电存储 单元；
-T3阶段中，预充电信号PRE由低电平变为高电平，字线WL由高电平变为低电平，存储单元关闭，写操作结束。一种基于读出自参考反相器的单管单电容型铁电存储器的读操作时序，其特征在 于，整个操作过程分为5个阶段t0、tl、t2、t3、t4 ；-t0阶段中，预充电信号PRE为高电平，存储阵列处于预充电状态；-tl阶段中，预充电信号PRE变为低电平，相应的字线WL由低电平变为高电平，板 线PL由低电平变为高电平，位线BL上的电压变为VO或VI，取决于存储单元中存储的数据 是 ‘0，或 ‘1，；_t2阶段中，读出自参考反相器使能，然后激活灵敏放大器，数据从存储单元读 出；_t3阶段中，板线PL由高电平变为低电平，数据回写到存储单元中；-t4阶段中，预充电信号PRE由低电平变为高电平，字线WL信号由高电平变为低电 平，读操作结束。与传统的ITlC FeRAM相比较，基于读出自参考反相器的ITlC FeRAM无需铁电参 考单元，具有良好的抗疲劳特性；此外，由于不需要铁电参考单元产生参考信号，和参考信 号产生相关的时序控制电路可以省去，其结果是减少了设计的难度和复杂度，降低了功耗。
下面结合附图对本发明作详细说明图1为基于读出自参考反相器无需参考单元的ITlC铁电存储器架构；图2为铁电存储器的写操作时序；图3为铁电存储器的读操作时序；图4为铁电存储器的读操作仿真结果。附图标记1-铁电存储阵列。
具体实施例方式如图1所示，ITlC的铁电存储单元按行列整齐排列，铁电存储阵列1的每列接一 个读出自参考反相器，灵敏放大器接在反向电路的两端。通过读出自参考反向电路和灵敏 放大电路可完成读出和回写的操作。图1虚线框图部分表示读出自参考反相器irw的电路 结构示意图，它由两个NMOS管和两个PMOS管组成，Read_en是反相器的使能信号，vdd_inv 为反相器的供电电压，该电压的值略低于VI，其中Vl为铁电存储单元存‘1’时和位线BL寄 生电容进行电荷分享后位线上的电压值。该框图中水平方向的两条线代表反相器的输入和 输出。输入连至位线BL，具体是从存储单元里面读出来的电压值，同时连至SA的输出。输 出就是从存储单元读出的电压值经过反相器后的数据，同时连至SA的输入。通过读出自参 考反向电路和灵敏放大电路这样的连接方式可完成读出和回写的操作。为了保证该三态反 相器在较低电压下能够正常工作，MO和Ml为低阈值的MOS管。如图2所示，写操作时序特征在于整个操作过程分为4个阶段(TO、Tl、T2、T3)。 TO阶段中，PRE为高电平，整个存储阵列处于预充电状态；Tl阶段中，预充电信号PRE变为低电平，待写入的数据出现在位线BL上，相应的字线信号WL由低电平变为高电平，待操作 的存储单元处于开启状态；T2阶段中，WL保持高电平，在PL信号线的脉冲作用下，数据写入 铁电存储单元；T3阶段中，PRE由低电平变为高电平，WL由高电平变为低电平，存储单元关 闭，写操作结束。 如图3所示，读操作时序特征在于整个操作过程分为5个阶段(t0、tl、t2、t3、t4)。tO阶段中，PRE为高电平，整个存储阵列处于预充电状态；tl阶段中，PRE由高电平 变为低电平，相应的字线信号WL由低电平变为高电平，待操作的铁电存储单元处于开启状 态。由于铁电电容在不同的存储状态下表现出不同的电容值，所以与位线寄生电容进行电 荷分享后，数据信号线BL上的电压变为VO或Vl (取决于铁电存储单元中存储的数据是‘0’ 或是‘1’)；t2阶段中，Read_en信号变为高电平，读出自参考反相器使能。然后激活灵敏放 大器，数据从铁电存储单元读出；t3阶段中，脉冲信号线PL由高电平变为低电平，读出的数 据回写到铁电存储单元；t4阶段中，PRE由低电平变为高电平，字线信号WL由高电平变为低 电平，存储单元关闭，读操作结束。读操作的仿真结果见图4。
权利要求
一种基于读出自参考反相器的单管单电容型铁电存储器，其特征在于，所述的铁电存储器由铁电存储阵列和读出电路两部分组成；其中，铁电存储阵列的每列单管单电容型存储单元共用一条位线BLi，其中，i＝0...m，每行单管单电容型存储单元共用一条字线WLj及一条板线PLj，其中j＝0...n；所述读出电路由读出自参考反相器和灵敏放大电路组成，其中，所述铁电存储阵列的每列接一个读出自参考反相器，灵敏放大器接在所述读出自参考反相器的两端；所述读出自参考反相器由第一NMOS管M0、第二NMOS管M2、第一PMOS管M1和第二PMOS管M3组成，第一NMOS管M0的栅极连至每列共用位线BLi上，其中i＝0...m，其源极与第二NMOS管M2的漏极相接，其漏极与第一PMOS管M1的漏极相接作为所述读出自参考反相器的输出；第一PMOS管M1的栅极也连至所述该列共用位线BLi上，其源极与第二PMOS管M3的漏极相接；第二NMOS管M2和第二PMOS管M3的栅极分别连至使能信号Read_en及第二NMOS管M2的源极接地，第二PMOS管M3的源极接至电源vdd_inv。FSA00000074744000011.tif
2.如权利要求1所述的铁电存储器，其特征在于，所述第一NMOS管MO和第一 PMOS管 Ml为低阈值MOS管。
3.一种基于读出自参考反相器的单管单电容型铁电存储器的写操作时序，其特征在 于，整个操作过程分为4个阶段TO、Tl、T2、T3 ；-TO阶段中，预充电信号PRE为高电平，整个存储阵列处于预充电状态； -Tl阶段中，预充电信号PRE变为低电平，待写入的数据出现在位线BL上，相应的字线 WL信号由低电平变为高电平，待操作的存储单元处于开启状态；-T2阶段中，字线WL保持高电平，在板线PL信号的脉冲作用下，数据写入铁电存储单元；-T3阶段中，预充电信号PRE由低电平变为高电平，字线WL由高电平变为低电平，存储 单元关闭，写操作结束。
4.一种基于读出自参考反相器的单管单电容型铁电存储器的读操作时序，其特征在 于，整个操作过程分为5个阶段t0、tl、t2、t3、t4 ；-t0阶段中，预充电信号PRE为高电平，存储阵列处于预充电状态； -tl阶段中，预充电信号PRE变为低电平，相应的字线WL由低电平变为高电平，板线PL 由低电平变为高电平，位线BL上的电压变为VO或VI，取决于存储单元中存储的数据是‘0’ 或‘1，；-t2阶段中，读出自参考反相器使能，然后激活灵敏放大器，数据从存储单元读出； _t3阶段中，板线PL由高电平变为低电平，数据回写到存储单元中； -t4阶段中，预充电信号PRE由低电平变为高电平，字线WL信号由高电平变为低电平， 读操作结束。
全文摘要
本发明设计了一种基于读出自参考反相器无需参考单元的单管单电容型(1T1C)铁电存储器(FeRAM)存储阵列，属于集成电路设计制造技术领域。该发明去掉了传统1T1C结构FeRAM中的铁电参考单元，利用自参考反向电路完成读操作。基于该方法设计的FeRAM具有良好抗疲劳特性。此外，由于不需要铁电参考单元产生参考信号，和参考信号产生相关的时序控制电路可以省去，其结果是减少了设计的难度和复杂度，降低了功耗。
文档编号G11C11/22GK101814313SQ201010140458
公开日2010年8月25日 申请日期2010年4月2日 优先权日2010年4月2日
发明者任天令, 张弓, 贾泽, 陈弘毅 申请人:清华大学