一种制作半导体器件的方法
【技术领域】
[0001]本发明涉及半导体制造工艺，尤其涉及一种嵌入式闪存浮栅的制作方法。
【背景技术】
[0002]存储器用于存储大量数字信息，最近据调查显示，在世界范围内，存储器芯片大约占了半导体交易的30 %，多年来，工艺技术的进步和市场需求催生越来越多高密度的各种类型存储器，如RAM (随机存储器)、SRAM (静态随机存储器)、DRAM (动态随机存储器)和FRAM (铁电存储器)等。
[0003]随机存储器，例如DRAM与SRAM在使用过程中存在掉电后存储数据丢失的问题。为了克服这个问题，人们已经设计并开发了多种非易失性存储器。最近，基于浮置栅极概念的闪存，由于其具有小的单元尺寸和良好的工作性能已成为最通用的非易失性存储器。
[0004]闪存是如今非易失性存储器的主流技术，它具有断电情况下仍然能够保持数据，和CMOS工艺兼容性好，以及可多次擦写数据等优点，被广泛应用于各种产品中。比如手机，笔记本，掌上电脑和固态硬盘等存储及通讯设备。闪存包含浮置栅极以及控制栅极，闪存通常采用多晶硅浮栅来存储数据(电荷)，控制栅上的电压通过浮栅以一定的耦合系数来控制闪存单元的沟道。
[0005]随着特征尺寸推进至纳米级，在缩小存储单元、提高存储密度的同时提高存储数据读写、擦除和保持性能，已经成为目前浮栅存储单元发展面临的关键问题。这就要求从材料和结构上对传统浮栅存储单元加以改进。
[0006]随着器件尺寸的减小，很多公司浮栅的制备采用浮栅化学机械研磨(FG-CMP，Floating Gate CMP)的方法。同时浮栅CMP是制作嵌入式闪存的关键工艺之一。经CMP处理之后获得厚度均匀的浮栅能够为后续工艺制程留下窗口，然而，与闪存阵列区域中规则有源区尺寸不同，闪存器件中逻辑器件区域中有源区尺寸变化范围大，CMP制程容易在大尺寸的有源区形成凹陷，后续的刻蚀容易形成对有源区的破坏。
[0007]在浮栅化学机械研磨工艺过程中采用浮栅缓冲氧化层(FGBF, floating gatebuffer oxide)光刻工艺在逻辑电路区域中的大面积有源区上的浮栅多晶硅层上形成氧化物层，氧化物层的材料有源ΡΕ0Χ，以补偿在小尺寸有源区和大尺寸有源区中的多晶硅层的厚度，同时，为接下来的CMP工艺留下WINDOW (窗口)，有效改善在浮栅中产生凹陷形成碟化(dishing)，进而为后续的刻蚀工艺留下窗口(WINDOW)。
[0008]但是，在现有技术中，1A-1C为根据现有技术进行浮栅CMP工艺，如图1A所述，提供半导体衬底100,在半导体衬底100上形成栅极氧化层101,采用(AA sd Numberl) suNumber2)逻辑运算,其中Numberl>Number2,形成FGBF掩膜板。经光刻(photo)工艺,在逻辑电路区域中大尺寸有源区上的浮栅102上形成有大尺寸的浮栅缓冲氧化物层103，如图1B所示，在浮栅CMP过程中，在浮栅缓冲氧化物层103表面上形成凹陷，如图1C所示，浮栅缓冲氧化物层103上的凹陷将转移到浮栅多晶硅层102上。因此，在CMP工艺过程中，随着有源区尺寸的增加凹陷现象越来严重，并且该凹陷在CMP之后将转移到浮栅多晶硅层上，造成后续刻蚀工艺对有源区的破坏。
[0009]因此，需要一种新的方法，以避免在逻辑电路区域中的大面积有源区上的浮栅多晶硅层中形成凹陷的问题，以改善经CMP工艺之后在大面积有源区上的浮栅厚度的变化，同时提高嵌入式闪存的整体的性能和嵌入式闪存的良品率。
【发明内容】
[0010]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0011]为了解决现有技术中存在的问题，本发明提出了一种制作半导体器件的方法，包括:提供半导体衬底；在所述半导体衬底上依次形成栅极氧化层和浮栅多晶硅层；在位于有源区的所述浮栅多晶硅层上形成大尺寸的浮栅缓冲氧化层；将所述大尺寸的浮栅缓冲氧化层分割为多个大小相同的小尺寸的浮栅缓冲氧化层；执行化学机械研磨。
[0012]优选地，所述浮栅缓冲氧化层的材料为ΡΕ0Χ。
[0013]优选地，所述小尺寸的浮栅缓冲氧化层的宽度范围为0.6微米至4.5微米。
[0014]优选地，所述浮栅缓冲氧化层位于大面积有源区上。
[0015]优选地，所述半导体衬底还包括小面积有源区，所述大面积有源区和所述小面积有源区之间通过隔离结构隔离。
[0016]优选地，所述半导体衬底具有逻辑区域和存储单元区域，所述有源区位于所述逻辑区域。
[0017]综上所示，本发明的方法通过优化在FGBF光刻工艺之后在位于大面积有源区的浮栅多晶硅层上形成的浮栅缓冲氧化层的图案，以解决在浮栅多晶硅层经CMP之后在位于大面积有源区的浮栅多晶硅层中形成凹陷的问题，为后续工艺提供宽松的窗口，以提高嵌入式闪存的整体的性能和嵌入式闪存的良品率。
【附图说明】
[0018]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
[0019]图1A-1C为根据现有技术制作的嵌入式闪存浮栅的相关步骤所获得的器件的剖面结构示意图；
[0020]图2A-2C为根据本发明一个实施方式制作嵌入式闪存浮栅的相关步骤所获得的器件的剖面结构示意图；
[0021]图3为根据本发明一个实施方式制作嵌入式闪存浮栅的工艺流程图。
【具体实施方式】
[0022]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0023]为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何解决现有技术中的问题。显然本发明的较佳实施例详细的描述如下，然而去除这些详细描述外，本发明还可以具有其他实施方式。
[0024]应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0025]现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
[0026]下面将结合图2A-2C对本发明所述嵌入式闪存浮栅的制作方法进行详细描述，图2A-2C为根据本实施例制作嵌入式闪存浮栅的过程中半导体器件结构的剖面图。
[0027]如图2A所示,提供半导体衬底200，半导体衬底可包括任何半导体材料，此半导体材料可包括但不限于:S1、SiC、SiGe, SiGeC, Ge合金、GeAs、InAs, InP,以及其它II1- V或I1-VI族化合物半导体。所述半导体衬底200具有有源区和隔离结构。所述半导体衬底200包括小面积有源区和大面积有源区，所述大面积有源区和所述小面积有源区之间通过隔离结构隔离。
[0028]将半导体衬底200分为两个区域，分别为:用于形成逻辑器件的第一区域，逻辑区域；用于形成