专利名称：用于延迟锁定环重锁定模式的系统和方法
技术领域：
本发明的一个或多个实施例涉及存储器(memory)装置的领域，并且更具体来说， 涉及用于控制动态随机存取存储器(DRAM)装置中的延迟锁定环(DLL)的系统和方法。
背景技术：
在高性能数字系统中，各种电子装置之间的定时同步是用于保持系统性能的一个 重要设计标准。例如，存储器装置的输出必须与系统时钟同步，以便防止影响整体系统性能 的操作误差和延迟。存储器装置、具体来说是动态随机存取存储器(DRAM)装置实现延迟锁定环 (DLL)，它使DRAM输出与系统时钟同步。DLL监测DRAM装置所接收的系统时钟信号，并且使 其输出时钟信号与系统时钟信号同步，以便确保从DRAM装置输出的数据与系统时钟同步。 DLL通常包括反馈环，它监测通常是系统时钟的输入时钟信号，并且将其输出时钟信号调整 为与输入时钟信号同相。对于DRAM，DLL有助于控制读返回定时和片上终止(on-dietermination，0DT)操 作。因此，DLL改进总线周转时间(bus turnaroundtime)和整体系统性能。但是，在DRAM 操作期间，DLL不断接收功率，以便保持DRAM输出与系统时钟之间的同步。因此，DLL通过 还要求恒功率以保持数据内容的DRAM而造成大量功率消耗(Thus，theDLL contributes to the extensive power consumption by the DRAM thatalso requires constant power to maintain data content)。存储器开发人员可实现DLL关闭模式(DLL-off mode)以绕过 (bypass)整个DLL，以便节省功率，但是这会导致读返回定时与0DT之间的异步定时。
发明内容
本发明提供了一种存储器装置，包括延迟锁定环(DLL)电路，包括接收输入时 钟信号以及生成输出时钟信号的延迟线；以及耦合到所述延迟线的反馈电路，其中，所述反 馈电路将调整延迟间隔，以便将所述输出时钟信号的时钟相位与所述输入时钟信号的时钟 相位对齐，并且其中所述延迟间隔将锁定到所述延迟线；以及其中，所述反馈电路将在所述 延迟间隔锁定到所述延迟线之后切断，并且其中所述反馈电路将根据锁定的延迟间隔定期 接通，以便将所述输出时钟信号的时钟相位与所述输入时钟信号的时钟相位重新对齐。本发明还提供了一种系统，包括存储器装置，其中包括延迟锁定环(DLL)电路， 所述延迟锁定环电路包括接收输入时钟信号以及生成输出时钟信号的延迟线；以及耦合 到所述延迟线的反馈电路，其中，所述反馈电路将调整延迟间隔，以便将所述输出时钟信号 的时钟相位与所述输入时钟信号的时钟相位对齐，并且其中所述延迟间隔将锁定到所述延 迟线；以及耦合到所述DLL电路的存储控制器，其中所述存储控制器将在所述延迟间隔锁 定到所述延迟线之后切断所述反馈电路，并且其中所述存储控制器将根据锁定的延迟间隔 定期接通所述反馈电路，以便将所述输出时钟信号的时钟相位与所述输入时钟信号的时钟 相位重新对齐。
本发明还提供了一种控制存储器装置的方法，包括由反馈电路调整延迟间隔，以 便将输出时钟信号的时钟相位与输入时钟信号的时钟相位对齐，其中所述反馈电路耦合到 延迟线，并且所述延迟线接收所述输入时钟信号并生成所述输出时钟信号；将所述延迟间 隔锁定到所述延迟线；在锁定所述延迟间隔之后对所述反馈电路断电；以及以周期间隔对 所述反馈电路加电，以便使用锁定到所述延迟线的所述延迟间隔将所述输出时钟信号的时 钟相位与所述输入时钟信号的时钟相位对齐。
图1是示出包括根据本发明的一个实施例的延迟锁定环的系统的框图。图2是示出根据本发明的一个实施例的延迟锁定环的框图。图3是示出根据本发明的一个实施例的存储器模块的状态转换的简化状态图。图4是示出其中可使用本发明的一个实施例的处理系统的框图。
具体实施例方式在以下描述中提出许多具体细节，以便提供对本发明的一个或多个实施例的透彻 了解。在其它情况下，没有特别详细描述众所周知的存储器装置功能性和特征，以免不必要 地使本具体实施方式
难于理解。本发明的实施例包括存储器装置，其中包含延迟锁定环(DLL)电路。DLL电路包 括延迟线，以便接收输入时钟信号以及生成输出时钟信号。反馈电路耦合到延迟线。反馈 电路具有调整延迟间隔以便将输出时钟信号的时钟相位与输入时钟信号的时钟相位对齐 的能力。延迟间隔将锁定到(lock onto)延迟线。一旦锁定延迟间隔，则反馈电路将切断 (switch off)。通过切断反馈电路并且使延迟线保持为接通，功率消耗降低，而没有影响输 入和输出时钟信号的同步。随后，反馈电路将定期接通，以便根据先前锁定的延迟间隔将输 出时钟信号的时钟相位与输入时钟信号对齐。通过定期接通反馈电路，DLL电路防止输入 与输出时钟信号之间的相位偏移。图1示出用于控制存储器模块的系统。在本发明的一个实施例中，系统包括耦合 到存储器模块200的存储控制器120。存储器模块200包括耦合到存储控制器120的延迟锁 定环(DLL) 220。在本发明的一个实施例中，存储器模块200是动态随机存取存储器(DRAM) 模块。在一个具体实施例中，存储器模块200是双倍数据速率(DDR) DRAM模块，例如但不限 于 DDR3 DRAM 或 DDR4 DRAM。图2示出根据本发明的一个实施例的DLL 220 DLL 220耦合到时钟输入块(clock input pad) 410和数据输出块(data output pad) 420 在一个实施例中，时钟输入块410 耦合到系统时钟块(未示出)，以便接收系统时钟信号。在一个实施例中，数据输出420耦 合到数据选通(strobe) (DQS)块(未示出)。DLL 220包括耦合到时钟输入块410和数据输出块420的延迟线310。在一个实 施例中，延迟线310包括接收输入时钟信号的输入端311以及生成输出时钟信号的输出端 312。在一个实施例中，延迟线310是数字控制可变延迟线。在一个实施例中，输入时钟缓 冲器411耦合在时钟输入块410与延迟线310的输入端311之间。输入时钟缓冲器411接 收来自时钟输入块410的系统时钟信号，并且对延迟线310生成输入时钟信号。另外，数据
5输出缓冲器421耦合在延迟线310的输出端312与数据输出块420之间。在一个实施例中，DLL 220还包括耦合到延迟线310的反馈电路340。反馈电路 340具有调整延迟间隔的能力，用于将延迟线310所生成的输出时钟信号的时钟相位与延 迟线310所接收的输入时钟信号的时钟相位对齐。延迟间隔则锁定到延迟线310。在本发 明的一个实施例中，反馈电路340包括耦合到延迟线310的相位检测器341。在一个实施 例中，相位检测器341耦合到延迟线310的输入端311和输出端312，以便检测输入端311 的输入时钟信号与输出端312的输出时钟信号之间的相位差。然后，相位检测器按照输入 时钟信号与输出时钟信号之间的相位差来生成相位输出信号。在一个实施例中，延迟复制 (delay replica) 342耦合在相位检测器341与延迟线310的输出端312之间。在一个实施例中，反馈电路340还包括耦合到相位检测器341的控制逻辑343。控 制逻辑343接收来自相位检测器341的相位输出信号，并且按照相位输出信号来生成控制 信号。控制逻辑343所生成的控制信号对应于将输出时钟信号的时钟相位与输入时钟 信号的时钟相位对齐的延迟间隔。在本发明的一个实施例中，DLL 220还包括耦合到延迟 线310和控制逻辑343的控制寄存器350。控制寄存器350接收控制逻辑343所生成的控 制信号，并且存储与延迟间隔对应的控制值。换言之，延迟间隔这时“锁定”到延迟线310。在常规DRAM模块中，整个DLL不断接收功率以调整和锁定延迟间隔，以便使DRAM 输出与系统时钟同步。具体来说，当DRAM处于操作模式时，典型的DLL不断接收功率。操作 模式表示加电的DRAM执行操作，其中操作包括但不限于读操作，例如从DRAM的存储器组 (memory bank)读取数据；或者写操作，例如将数据写入存储器组。另外，操作模式还包括空 闲模式，其中DRAM正等待读取存储器组或者将数据写入存储器组的命令。在本发明的一个 实施例中，仅当存储控制器120命令时，才对反馈电路340加电以调整和锁定延迟间隔。当 存储器模块200处于操作模式时，反馈电路340调整延迟间隔并且将其锁定到延迟线310。 一旦锁定延迟间隔，则对反馈电路340断电(power down)，以便降低功率消耗。在一个实施 例中，对相位检测器341、延迟复制342和控制逻辑343断电。此外，当反馈电路340断电或 切断时，延迟线310保持为用来自前一个反馈电路340的延迟间隔更新来加电(the delay line 310 remains powered on with thedelay interval from the previous feedback circuit 340 update) 0随后，反馈电路340定期加电，以便调整延迟间隔或者将其锁定到 延迟线310。在一个实施例中，DLL 220的操作与存储器模块200的读或写操作分离。换言 之，反馈电路340的加电或断开电源(power off)操作与存储器模块200的读或写操作无 关。在本发明的一个实施例中，存储控制器120耦合到DLL 220，以便控制DLL 220的 操作。在一个实施例中，存储控制器120在延迟间隔被锁定之后切断整个反馈电路340，而 没有切断延迟线310。为了保持定时同步，存储控制器120定期接通反馈电路340，以便将输 入端311的输入时钟信号的时钟相位与输出端312的输出时钟信号的时钟相位重新对齐。 在本发明的一个实施例中，存储控制器120包括调度器模块(未示出)，它确定用于接通反 馈电路340的周期间隔。图3是示出根据本发明的一个实施例的存储器模块200的状态转换的简化状态 图。在加电状态710，将功率施加到存储器模块200。在对存储器模块加电时，它在进入示
6为空闲状态720的空闲模式之前经过初始化和校准。从空闲状态720，存储器模块220在接收读或写命令时可转变到读/写状态730。 在读/写状态730，存储器模块220正执行读或写操作。在本发明的一个实施例中，存储器 模块200包括耦合到DLL 220的存储器组(未示出)。在读或写操作期间，存储器组正接 收、存储或者输出数据。在读或写操作完成之后，存储器模块220返回到空闲状态720。在 空闲状态720，存储器组既不读取也不写入数据。换言之，存储器组正等待接收、存储或输出 数据的命令。在加电状态710，DLL 220经过初始化以锁定延迟间隔，使得存储器模块200的读 返回定时与系统时钟对齐。换言之，对整个DLL 220加电，使得反馈电路340可调整延迟间 隔，用于将延迟线310所生成的输出时钟信号的时钟相位与延迟线310所接收的输入时钟 信号的时钟相位对齐。延迟间隔则锁定到延迟线310。一旦延迟间隔已经锁定，则对反馈电 路340断电，以便降低存储器模块200的功率消耗。在对反馈电路340断电时，延迟线310保持为周锁定的延迟间隔加电。通过使延 迟线310保持为加电，DLL 220记住先前锁定的延迟间隔，以便快速加电或断电。另外，通 过使延迟线310保持为加电，它使存储器模块200能够实现同步定时，即使对反馈电路340 断电。随后，反馈电路340根据先前锁定的延迟间隔以周期间隔加电，以便将输出时钟信号 的时钟相位与输入时钟信号的时钟相位重新对齐。在一个实施例中，周期间隔大约为10个 时钟周期。在输出时钟信号与输入时钟信号之间没有相位偏移的情况下，DLL 220将先前 锁定的延迟间隔“重锁定”(relock)至延迟线310。另一方面，如果在输出时钟信号与输入 时钟信号之间存在相位偏移，则DLL 200调整延迟间隔，并且将所经过调整的延迟间隔锁 定至延迟线310。在本发明的一个实施例中，存储器模块200可从空闲状态720转变(transit)到 DLL重锁定状态770，如图3所示。在DLL重锁定状态770，存储器模块200接收来自存储 控制器120的DLL重锁定命令，以便接通反馈电路340，并且将输出时钟信号的时钟相位与 输入时钟信号的时钟相位对齐。在一个实施例中，在对反馈电路340加电时，DLL 220使用 先前锁定的延迟间隔将输出时钟信号的时钟相位与输入时钟信号对齐。但是，由于电压或 温度漂移，读返回定时可偏离系统时钟信号。在这种情况下，DLL 220调整延迟间隔，使得 在将经过调整的延迟间隔锁定到延迟线310之前，输出时钟信号的时钟相位与输入时钟信 号重新对齐。因此，在DLL重锁定状态770，反馈电路340可定期加电，以便校正输入时钟 信号与输出时钟信号之间的任何相位偏移。在一个实施例中，开发人员具有通过改变运行 DLL重锁定命令的频率来定义定时同步程度的灵活性。通过执行延迟间隔的周期重锁定，DLL 220克服了典型DDR3DLL关闭模式中的主 要性能问题，在典型DDR3 DLL关闭模式中，0DT和读返回定时是异步的，因为DRAM开发人 员可通过绕过整个DLL来实现DLL关闭模式以节省延迟线功率(delay line power)，或者 因为该实现不允许在反馈环断开(off)时将延迟间隔锁定至可变延迟线。在一个备选实施 例中，可实现温度感测机制，以便检测存储器模块200的任何显著温度变化。如果所检测的 温度超过预期等级，则可能存在引起相位偏移的电压或温度漂移。然后，存储控制器120将 传送DLL重锁定命令，以便接通反馈电路340并且校正任何相位偏移。在本发明的一个实施例中，存储器模块200可从读/写状态730转变到DLL重锁定状态770。在本发明的一个实施例中，在读或写操作期间，根据先前锁定的延迟间隔对反 馈电路340加电，以便将输出时钟信号的时钟相位与输入时钟信号对齐。类似地，一旦对反 馈电路340加电，则在输出时钟信号与输入时钟信号之间没有相位偏移时，将先前锁定的 延迟间隔锁定至延迟线310。备选地，如果存在相位偏移，则DLL 220调整延迟间隔，使得在 将经过调整的延迟间隔锁定到延迟线310之前，输出时钟信号的时钟相位与输入时钟信号 重新对齐。在另一个实施例中，在读/写操作开始(initiate)之前或者在读/写操作完成 之后，对反馈电路340加电。从空闲状态720，存储器模块200还可转换到自刷新状态740。 在本发明的一个实施例中，在退出自刷新状态740之后，迫使存储器模块220进入DLL重锁 定状态770。换言之，当存储器模块200退出(exist from)自刷新状态740时，存储控制 器120向存储器模块200发送DLL重锁定命令，以便接通反馈电路340。一旦反馈电路340 被接通，DLL 220重锁定先前锁定的延迟间隔。如果存在相位偏移，则DLL 220调整延迟间 隔，并且锁定延迟间隔。可以理解，图3是存储器模块200的简化状态图，并且为了简洁起见，没有示出某 些众所周知的操作，例如重置程序(reset procedure)、ZQ校准、组活动(bank active), 预充电、有功功率(active power)、预充电断电(precharge power down)。图4示出包括 处理器810、电源820和随机存取存储器(RAM)830的处理系统。在一个实施例中，处理器 810包括算术逻辑单元811和内部高速缓存812。处理系统还包括图形接口(graphical interface) 840、芯片组850、高速缓存860和网络接口 870。在一个实施例中，处理器810 可以是微处理器或者任何类型的处理器。如果处理器810是微处理器，则它可包含在具有 其余特征(remainingfeature)的全部或组合的芯片上，或者其余特征的一个或多个可通 过已知的连接和接口电耦合到微处理器小片。图4中，DLL 220的一个或多个实施例可在 RAM 830中实现，以便例如降低RAM 830的功率消耗。在一个实施例中，存储控制器120可 在芯片组850中实现。本发明的实施例可通过各种电子装置和逻辑电路来实现。此外，包括本发明的实 施例的装置或电路可包含在各种计算机系统内，其中包括点对点(P2p)计算机系统和共享 总线计算机系统。本发明的实施例还可包含在其它计算机系统拓扑结构和架构中。这样，已描述了本发明的若干实施例。但是，本领域的技术人员会认识到，本发明 不局限于所述的实施例，而是可在以下所附权利要求书的精神和范围之内，通过修改和变 更来实施。
权利要求
一种存储器装置，包括延迟锁定环(DLL)电路，包括接收输入时钟信号以及生成输出时钟信号的延迟线；以及耦合到所述延迟线的反馈电路，其中，所述反馈电路将调整延迟间隔，以便将所述输出时钟信号的时钟相位与所述输入时钟信号的时钟相位对齐，并且其中所述延迟间隔将锁定到所述延迟线；以及其中，所述反馈电路将在所述延迟间隔锁定到所述延迟线之后切断，并且其中所述反馈电路将根据锁定的延迟间隔定期接通，以便将所述输出时钟信号的时钟相位与所述输入时钟信号的时钟相位重新对齐。
2.如权利要求1所述的存储器装置，还包括耦合到所述DLL电路的存储器组，以及其中，所述反馈电路将在所述存储器组接收、存储或输出数据时定期接通。
3.如权利要求2所述的存储器装置，其中，所述反馈电路将在所述存储器组正等待接 收、存储或输出数据时定期接通。
4.如权利要求1所述的存储器装置，所述反馈电路包括耦合到所述延迟线的相位检测器，其中所述相位检测器将检测时钟输入与时钟输出之 间的相位差，并且将生成与所述相位差对应的相位输出；以及耦合到所述相位检测器和延迟线的控制逻辑，其中所述控制逻辑将接收来自所述相位 检测器的相位输出，并且将生成与所述相位输出对应的控制信号，其中所述控制信号对应 于所述延迟间隔。
5.如权利要求4所述的存储器装置，还包括耦合到所述控制逻辑和所述延迟线的控制寄存器，其中所述控制寄存器将接收所述控 制逻辑所生成的控制信号，并且将存储与所述延迟间隔对应的控制值。
6.如权利要求1所述的存储器装置，其中，当所述反馈电路在所述延迟间隔锁定到所 述延迟线之后被切断时，所述延迟线将没有切断。
7.如权利要求1所述的存储器装置，其中，当所述反馈电路定期接通时，所述反馈电路 将调整锁定到所述延迟线的所述延迟间隔。
8.一种系统，包括存储器装置，包括延迟锁定环(DLL)电路，包括接收输入时钟信号以及生成输出时钟信号的延迟线；以及耦合到所述延迟线的反馈电路，其中，所述反馈电路将调整延迟间隔，以便将所述输出 时钟信号的时钟相位与所述输入时钟信号的时钟相位对齐，并且其中所述延迟间隔将锁定 到所述延迟线；以及耦合到所述DLL电路的存储控制器，其中所述存储控制器将在所述延迟间隔锁定到所 述延迟线之后切断所述反馈电路，并且其中所述存储控制器将根据锁定的延迟间隔定期接 通所述反馈电路，以便将所述输出时钟信号的时钟相位与所述输入时钟信号的时钟相位重 新对齐。
9.如权利要求8所述的系统，其中，当所述反馈电路将被切断时，所述存储控制器将没有切断所述延迟线。
10.如权利要求8所述的系统，其中，当所述存储控制器将定期接通所述反馈电路时， 所述反馈电路将调整所述延迟间隔。
11.如权利要求8所述的系统，还包括耦合到所述存储器装置的温度传感器，以便检测所述存储器装置的温度变化；以及其中所述存储控制器将按照所检测的温度变化来接通所述反馈电路，以便调整所述延 迟间隔。
12.如权利要求8所述的系统，其中，所述存储控制器包括确定接通所述反馈电路的周 期间隔的调度器。
13.如权利要求8所述的系统，所述存储器装置还包括耦合到所述DLL电路的存储器组，以及其中，所述反馈电路将在所述存储器组接收、存储或输出数据时定期接通。
14.如权利要求13所述的系统，其中，所述反馈电路将在所述存储器组正等待接收、存 储或输出数据时定期接通。
15.一种控制存储器装置的方法，包括由反馈电路调整延迟间隔，以便将输出时钟信号的时钟相位与输入时钟信号的时钟相 位对齐，其中所述反馈电路耦合到延迟线，并且所述延迟线接收所述输入时钟信号并生成 所述输出时钟信号；将所述延迟间隔锁定到所述延迟线；在锁定所述延迟间隔之后对所述反馈电路断电；以及以周期间隔对所述反馈电路加电，以便使用锁定到所述延迟线的所述延迟间隔将所述 输出时钟信号的时钟相位与所述输入时钟信号的时钟相位对齐。
16.如权利要求15所述的方法，其中，在由所述反馈电路锁定所述延迟间隔之后对所 述反馈电路断电不包括对所述延迟线断电。
17.如权利要求15所述的方法，以周期间隔对所述反馈电路加电包括调整所述延迟间隔，以便将输出时钟的时钟相位与输入时钟的时钟相位对齐。
18.如权利要求15所述的方法，还包括检测所述存储器装置的温度变化；以及按照所检测的温度对所述反馈电路加电，以便调整所述延迟间隔。
19.如权利要求15所述的方法，还包括将存储器组耦合到所述延迟线，所述存储器组接收、存储和输出数据；其中，以周期间隔对所述反馈电路加电以便重锁定所述延迟间隔在所述存储器组正接 收、存储和输出数据时执行。
20.如权利要求19所述的方法，其中，以周期间隔对所述反馈电路加电以便重锁定所 述延迟间隔在所述存储器组正等待接收、存储和输出数据时执行。
全文摘要
本发明的名称为用于延迟锁定环重锁定模式的系统和方法。本发明的实施例描述一种存储器装置，其中包括延迟线以及耦合到延迟线的反馈电路。反馈电路具有调整延迟间隔的能力，延迟间隔则被锁定到延迟线。在锁定延迟间隔之后，切断反馈电路，以便降低功率消耗。反馈电路定期接通，以便调整和锁定延迟间隔。
文档编号G11C7/22GK101853695SQ20101015624
公开日2010年10月6日 申请日期2010年3月30日 优先权日2009年3月31日
发明者H·-C·庄, M·艾伦 申请人:英特尔公司