专利名称：双分离栅快闪存储器阵列的行译码电路及其驱动方法
技术领域：
本发明涉及半导体技术领域，更具体的，本发明涉及一种双分离栅快闪存储器阵列的行译码电路及其驱动方法。
背景技术：
作为一种集成电路存储器件，快闪存储器具有电可擦写存储信息的功能，因此，快闪存储器被广泛应用于如便携式电脑、手机、数码音乐播放器等电子产品中。通常的，依据栅极结构的不同，快闪存储器分为堆叠栅极快闪存储器及分离栅极快闪存储器两种类型， 这两种快闪存储器都需要将存储单元以适合本身操作的阵列进行排布，每一存储单元都用来储存单一位的数据。这种快闪存储器的存储阵列需要场氧化层或沟槽式绝缘层来分离存储单元，同时，为了提高快闪存储器的擦写效率，需要较大面积的存储单元才能得到高电容耦合比，因此，所述快闪存储器存储单元的面积较为庞大，无法有效提高存储密度。为了提高快闪存储器的存储密度，美国专利USM14693提供了一种双分离栅结构的快闪存储器。如图1所示，所述双分离栅快闪存储器包括两个对称分布的存储位，其中， 第一存储位包括第一电极101、第一控制栅极103、第一浮栅105以及所述第一浮栅105下方的第一沟道区107 ；第二存储位包括第二电极109、第二控制栅极111，第二浮栅113以及所述第二浮栅105下方的第二沟道区115 ；此外，所述双分离栅快闪存储器还包含有位于第一沟道区107及第二沟道区115间的中间沟道区117，以及所述第一控制栅极103、第二控制栅极111之间、中间沟道区117上的中间电极119。通过在所述双分离栅快闪存储器的各个电极上加载不同的驱动电压，所述第一存储位与第二存储位即可以独立的进行读、写操作。然而，由于所述双分离栅快闪存储器包含有两个存储位，在对所述双分离栅快闪存储器构成的存储阵列进行读写操作时，必须对与各个电极连接的字线、位线及栅控制线进行选择，以避免同一存储单元的不同存储位相互影响，或者不同存储单元间的相互影响。 因此，需要提供一种适于所述双分离栅快闪存储器阵列的行译码电路，以便向被选定操作的存储单元提供驱动电压。
发明内容
本发明解决的问题是提供一种双分离栅快闪存储器阵列的行译码电路及其驱动方法，以较为简便的方法实现了双分离栅快闪存储器阵列的驱动。为解决上述问题，本发明提供了一种双分离栅快闪存储器阵列的行译码电路，包括块选择单元、电源选择单元、字线选择单元以及控制栅极选择单元，其中，所述块选择单元接收块地址信号，基于所述块地址信号形成初始块选择信号与块选择信号，并将所述初始块选择信号与块选择信号分别提供给电源选择单元与字线选择单元；所述电源选择单元接收初始块选择信号、电源控制信号、负电源以及零电平，基于所述块选择信号确定开启状态，基于所述电源控制信号选择负电源或零电平作为负向电源信号并提供给控制栅极选择单元；所述字线选择单元接收块选择信号与单元地址信号，基于所述块选择信号确定开启状态，基于所述单元地址信号形成字线驱动信号与字线选择信号并分别提供给存储阵列与控制栅极选择单元；所述控制栅极选择单元接收字线选择信号、操作控制信号及负向电源信号，基于所述字线选择信号确定开启状态，基于所述操作控制信号与负向电源信号形成控制栅极驱动信号并提供给存储阵列。 可选的，所述块选择单元包括块译码单元与第一电平切换单元，其中，所述块译码单元基于块地址信号形成初始块选择信号并提供给第一电平切换单元；所述第一电平切换单元，用于对初始块选择信号进行电平转换，形成与字线选择单元相匹配的块选择信号。可选的，所述电源选择单元包括第二电平切换单元与第四转移选择单元，其中，所述第二电平切换单元，基于块译码单元提供的初始块选择信号选通，并接收外部的负电源与电源控制信号，基于所述负电源与电源控制信号形成电源选择信号；所述第四转移选择单元，用于接收负电源、零电平及电源选择信号，基于电源选择信号形成负向电源信号并提供给控制栅极驱动单元。可选的，所述字线选择单元包括第一转移选择单元与字线驱动单元，其中，所述第一转移选择单元，用于接收块选择信号与外部的单元地址信号，基于所述块选择信号确定开启状态，基于所述单元地址信号形成字线选择信号并分别提供给字线驱动单元以及控制栅极驱动单元；所述字线驱动单元，基于所述字线选择信号形成字线驱动信号并提供给存储阵列的字线。可选的，所述控制栅极选择单元包括第二转移选择单元、第一控制栅极驱动单元、 第三转移选择单元以及第二控制栅极驱动单元，其中，所述第二转移选择单元基于操作控制信号与字线选择信号形成第一控制栅极选择信号并提供给第一控制栅极驱动单元，所述第一控制栅极驱单元基于第一控制栅极选择信号与负向电源信号形成第一控制栅极驱动信号并提供给对应存储行的第一控制栅极；所述第三转移选择单元基于操作控制信号与字线选择信号形成第二控制栅极选择信号并提供给第二控制栅极驱动单元，所述第二控制栅极驱动信号基于第二控制栅极选择信号与负向电源信号形成第二控制栅极驱动信号并提供给对应存储行的第二控制栅极。相应的，本发明还提供了一种应用所述双分离栅快闪存储器阵列的行译码电路的驱动方法，包括设置所述块译码单元的驱动电源为第一电源，所述第一电平切换单元的驱动电源为第二电源，所述字线驱动单元的驱动电源为第三电源，所述第二转移选择单元与第一控制栅极驱动单元的驱动电源为第四电源，所述第三转移选择单元与第二控制栅极驱动单元的驱动电源为第五电源，所述第二电平切换单元的驱动电源为第六电源；所述行译码电路的驱动方法包括读操作、写操作以及擦除操作三部分，其中对于读操作，第一电源的电压为2. 7 3. 6伏，第二电源的电压为3 7伏，第三电源的电压为2 3. 6伏，第四电源的电压为1. 2 3伏，第五电源的电压为3 7伏，第六电源的电压为1.2 3伏，负向电源信号为0 1伏；对于写操作，第一电源的电压为2. 7 3. 6伏，第二电源的电压为5 10伏，第三电源的电压为1. 2 2. 4伏，第四电源的电压为5 10伏，第五电源的电压为3 7伏，第六电源的电压为1. 2 3伏，负向电源信号为0 1伏；对于擦除操作，第一电源的电压为2. 7 3. 6伏，第二电源的电压为5 10伏，第三电源的电压为5 10伏，第四电源的电压为1. 2 3伏，第五电源的电压为1. 2 3伏， 第六电源的电压为1. 2 3伏，负向电源信号为负电源为-3 9伏。与现有技术相比，本发明具有以下优点行译码电路的控制栅极驱动单元与字线驱动单元共用电平切换单元，有效减少了电路面积；以较为简便的方法实现了双分离栅快闪存储器阵列的驱动。
图1是现有技术双分离栅快闪存储器的剖面结构示意图。图2是本发明双分离栅快闪存储器阵列的行译码电路一个实施例的示意图。图3是本发明双分离栅快闪存储器阵列的行译码电路的一种电路实例图。图4是图3中电源选择单元的一种电路实例图。
具体实施例方式为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。正如背景技术部分所述，不同于单分离栅快闪存储器构成的存储阵列，双分离栅快闪存储器阵列的每一存储单元均包含有两个存储位，为了避免同一存储单元不同存储位、或不同存储单元之间的干扰，需要提供一种针对双分离栅快闪存储器阵列的行驱动电路，以便以较为简便的方法实现存储单元及其中的存储位选择。下面以图1双分离栅快闪存储器的第一存储位为例，对双分离栅快闪存储器的操作方法进行说明。其中，为了便于说明，所述双分离栅快闪存储器采用N型MOS晶体管。对于P型MOS晶体管，其驱动方法与N型MOS晶体管类似，在此不再赘述。后述行译码电路、 驱动方法等实施例也均以N型MOS晶体管为例，但不应限制其范围。
中间电极第一控制栅极第二控制栅极第一电极第二电极读操作2 3. 6伏0 1伏3 7伏0伏0. 8 1. 5伏写操作1. 2 2. 4伏5 10伏3 7伏3 7伏0.卜0. 6伏擦除操作5 10伏-3 -9伏-3 -9伏0.卜0.6伏3 7伏 如上表所示，在对第一存储位进行读操作时，由行译码电路选择的中间电极、第一控制栅极以及第二控制栅极上分别加载2 3. 6伏、0 1伏以及3 7伏的驱动电压，所述驱动电压使得第一存储位被选中并形成读电流。所述读电流通过与所述第一存储位相连的字线提供给灵敏放大器进行后续处理。在对第一存储位进行写操作时，由行译码电路选择的中间电极、第一控制栅极以及第二控制栅极上分别加载1. 2 2. 4伏、5 10伏以及3 7伏的驱动电压，同时，第一电极与第二电极上分别加载3 7伏及0. 1 0. 6伏的驱动电压。在所述双分离栅快闪存储器导通后，所述第一控制栅极上较高的驱动电压使得第一浮栅从沟道电流俘获电荷，所述电荷的俘获即对应了第一存储位的写操作。而对于第二存储位，由于第二控制栅极的驱动电压相对较低，第二浮栅不会从沟道电流中俘获电荷，也就没有数据的写入。在对第一存储位进行擦除操作时，由行译码电路选择的中间电极、第一控制栅极以及第二控制栅极上分别加载5 10伏、-3 -9伏以及-3 -9伏的驱动电压，同时，第一电极与第二电极上分别加载0. 1 0. 6伏及3 7伏的驱动电压。在双分离栅快闪存储器导通后，所述第一控制栅极与第二控制栅极上较低的负向驱动电压使得第一浮栅与第二浮栅中俘获的电荷穿越栅介电层的势垒，重新注入到第一电极或第二电极中。所述电荷注入第一电极或第二电极的过程即对应于数据的擦除操作。可以看出，对于不同的操作，所述第一控制栅极、第二控制栅极上需要加载的驱动电压各不相同，既包括不同幅值的正电压，还包括大幅值的负电压。在读操作时，所述控制栅极上还有可能需要接地。为了避免同一存储单元中不同存储位之间的干扰，有必要提供一种适合所述双分离栅快闪存储器阵列的行译码电路。针对上述问题，发明人提供了一种用于所述双分离栅快闪存储器阵列的行译码电路。所述行译码电路中，控制栅极与字线的驱动单元通过共用电平切换单元的方式减小了行译码电路的面积。图2是本发明双分离栅快闪存储器阵列的行译码电路一个实施例的示意图。在具体实施例中，所述快闪存储器包含有一个或多个存储块，每个存储块中包含有阵列排布的多个存储单元。相应的，每个存储单元的地址既包含有对应于存储块的块地址，还包含有对应于存储阵列的单元地址。在实际应用中，如果需要对所述双分离栅快闪存储器阵列的存储单元进行读写操作，需要首先基于块地址选定所述存储单元所在的存储块；之后，再基于单元地址在所述选定的存储块中选择对应的存储单元。如图2所示，所述行译码电路一个实施例包括块选择单元201、电源选择单元203、 字线选择单元205以及控制栅极选择单元207，其中，所述块选择单元201接收块地址信号，基于所述块地址信号形成初始块选择信号与块选择信号，并将所述初始块选择信号与块选择信号分别提供给电源选择单元203与字线选择单元205。所述电源选择单元205接收块选择信号、电源控制信号、负电源以及零电平，基于所述块选择信号确定开启状态，基于所述电源控制信号选择负电源或零电平作为负向电源信号并提供给控制栅极选择单元207。所述字线选择单元205接收块选择信号与单元地址信号，基于所述块选择信号确定开启状态，基于所述单元地址信号形成字线驱动信号提供给存储阵列，基于所述单元地址信号形成字线选择信号并提供给控制栅极选择单元207。所述控制栅极选择单元207接收字线选择信号、操作控制信号及负向电源信号， 基于所述字线选择信号确定开启状态，基于所述操作控制信号形成控制栅极驱动信号并提
7供给存储阵列。在具体实施例中，所述字线选择单元205、控制栅极选择单元207均包含有与存储阵列的存储行数量相对应的分路，以便分别向不同的存储行提供驱动信号。所述行译码电路的工作原理为块选择单元201接收外部输入的块地址信号，基于所述块地址信号形成块选择信号并提供给字线选择单元205。所述字线选择单元205与存储块一一对应。对于需要进行读写操作的存储块，所述块选择信号为有效的选通信号，所述有效的选通信号使得对应的字线选择单元205开启；对于无需进行读写操作的存储块，所述块选择信号无效，对应的字线选择单元205关闭。与字线选择单元205类似，所述电源选择单元203接收初始块选择信号，基于所述初始块选择信号确定开启状态，对于需要进行读写操作的存储块，所述电源选择单元203 开启。所述开启的电源选择单元203接收电源控制信号，基于所述电源控制信号选择负电源或零电平作为负向电源信号并提供给控制栅极选择单元207。在具体实施例中，所述负向电源信号与需要进行的操作相对应。例如，对于读操作与写操作，所述负向电源信号为零电平，对于擦除操作，所述负向电源信号为负电源。字线选择单元205在选择开启后，接收单元地址信号，基于所述单元地址信号形成字线驱动信号并提供给存储阵列，不同的存储行的字线对应于不同的字线驱动信号。同时，所述字线选择单元205还基于单元地址信号形成字线选择信号并提供给控制栅极选择单元207，所述字线选择信号作为控制栅极选择单元207的选通信号。控制栅极选择单元207接收字线选择信号后，确定开启状态。对于被选择开启的控制栅极选择单元207，其同时接收操作控制信号，以及电源选择单元提供的负向电源信号。所述操作控制信号及负向电源信号与需要进行的操作相对应。基于所述负向电源信号及操作控制信号，控制栅极选择单元207形成控制栅极驱动信号并提供给存储阵列中的一个存储行，并加载在该存储行的存储单元的两个控制栅极上。需要说明的是，所述控制栅极选择单元207包括两个子单元，基于操作控制信号的不同，所述两个子单元的控制栅极驱动分别与被选中存储行中存储单元的第一控制栅极与第二控制栅极相对应。在具体实施例中，所述操作控制信号包括两位数据，其数据组合包含有四种情况，S卩‘00’，‘11’，‘01’以及‘10’。所述四种情况即可以用来对应对存储单元进行的操作，例如‘00’对应于两存储位的写操作，‘11’对应于两存储位的擦除操作，‘01’ 与‘10’分别对应于第一存储位与第二存储位的读操作。下面通过一个更加具体的行译码电路及其工作过程的举例，对于上述实施例作进一步的说明。图3是本发明双分离栅快闪存储器阵列的行译码电路的一种电路实例图。如图3所示，所述双分离栅快闪存储器阵列的行译码电路包括块译码单元301、第一电平切换单元303、第一转移选择单元305、字线驱动单元307、第二转移选择单元309、第一控制栅极驱动单元311、第三转移选择单元313、第二控制栅极驱动单元315、第二电平切换单元317以及第四转移选择单元319。所述块译码单元301与第一电平切换单元303构成块选择单元302。其中，块译码单元301基于块地址信号形成初始块选择信号并提供给第一电平切换单元303。所述第一电平切换单元303对初始块选择信号进行电平转换，形成与第一转移选择单元305相匹配的块选择信号。相较于初始块选择信号，所述第一电平切换单元303处理后的块选择信号具备较强的驱动能力。所述块译码单元301的驱动电源为第一电源VDDl，所述第一电平切换单元303的驱动电源为第二电源VDD2。所述第二电平切换单元317与第四转移选择单元319构成电源选择单元304。其中，所述第二电平切换单元317基于块译码单元301提供的初始块选择信号确定开启状态。 对于开启的第二电平切换单元317，其接收外部的负电源VNEG与电源控制信号。在所述电源控制信号的控制下，所述第二电平切换单元317形成电源选择信号，所述电源选择信号用于作为第四转移选择单元319的选择信号。所述第四转移选择单元319分别接收负电源 VNEG及接地GND，并基于第二电平切换单元317提供的选择信号确定选择负电源VNEG或零电平作为负向电源信号并提供给第一控制栅极驱动单元311以及第二控制栅极驱动单元 315。所述第二电平切换单元317的驱动电源为第六电源VDD6。所述第一转移选择单元305与字线驱动单元307构成字线选择单元306。其中，所述第一转移选择单元305接收块选择信号与外部的单元地址信号，基于所述块选择信号确定开启状态，基于所述单元地址信号形成字线选择信号并分别提供给字线驱动单元307、第二转移选择单元309以及第三转移单元313。对于需要进行操作的存储行，字线选择信号有效，所述有效的字线选择信号控制字线驱动单元307形成字线驱动信号提供给存储行的字线，同时所述有效的字线选择信号还用于控制第二转移选择单元309以及第三转移单元 313开启。所述字线驱动单元307的驱动电源为第三电源VDD3。所述第二转移选择单元309、第一控制栅极驱动单元311、第三转移选择单元313 以及第二控制栅极驱动单元315共同构成控制栅极选择单元308。其中，所述第二转移选择单元309基于操作控制信号形成第一控制栅极选择信号并提供给第一控制栅极驱动单元311。所述第一控制栅极驱动单元311基于第一控制栅极选择信号与负向电源信号形成第一控制栅极驱动信号并提供给对应存储行的第一控制栅极。所述第三转移选择单元313 基于操作控制信号与字线选择信号形成第二控制栅极选择信号并提供给第二控制栅极驱动单元315，所述第二控制栅极驱动单元315基于第二控制栅极选择信号与负向电源信号形成第二控制栅极驱动信号并提供给对应存储行的第二控制栅极。所述第二转移选择单元 309与第一控制栅极驱动单元311的驱动电源为第四电源VDD4，所述第三转移选择单元313 与第二控制栅极驱动单元315的驱动电源为第五电源VDD5。在具体实施例中，所述字线驱动单元307、第一控制栅极驱动单元311与第二控制栅极驱动单元315为反相器驱动电路。所述第一转移选择单元305、第二转移选择单元309、 第三转移选择单元313以及第四转移选择单元319为多路选择器。对于所述行译码电路，对应于不同的操作，各单元的驱动电源电压并不相同。为了实现前述双分离栅快闪存储器操作方法中快闪存储器各电极上的操作电压，发明人提供了基于所述行译码电路的驱动方法。所述行译码电路的驱动方法包括读操作、写操作以及擦除操作三部分，其中对于读操作，第一电源VDDl的电压为2. 7 3. 6伏，第二电源VDD2的电压为3 7伏，第三电源VDD3的电压为2 3. 6伏，第四电源VDD4的电压为3 7伏，第五电源VDD5 的电压为3 7伏，第六电源VDD6的电压为2. 7 3. 6伏，负向电源信号VSS为0 1伏。
对于写操作，第一电源VDDl的电压为2. 7 3. 6伏，第二电源VDD2的电压为5 10伏，第三电源VDD3的电压为1.2 2. 4伏，第四电源VDD4的电压为5 10伏，第五电源 VDD5的电压为3 7伏，第六电源VDD6的电压为2. 7 3. 6伏，负向电源信号VSS为0 1伏。对于擦除操作，第一电源VDDl的电压为2. 7 3. 6伏，第二电源VDD2的电压为 5 10伏，第三电源VDD3的电压为5 10伏，第四电源VDD4的电压为1.2 3伏，第五电源VDD5的电压为1. 2 3伏，第六电源VDD6的电压为1. 2 3伏，负向电源信号VSS为负电源VNEG，具体为-3 9伏。接下来，结合前述第一存储位不同操作时各电极上加载驱动电压的情况，对本发明的行译码电路的驱动方法进行说明。当需要存储单元进行读操作时，其对应的字线上(即中间电极)加载的字线驱动信号为2 3. 6伏，第一控制栅极上加载的第一控制栅极驱动信号为0 1伏，第二控制栅极上加载的第二控制栅极驱动信号为3 7伏。 再结合本发明的行译码电路。读操作时，形成字线驱动信号的字线驱动单元307 的驱动电源第三电源VDD3为2 3. 6伏，而所述字线驱动单元307为反相器。因此，若字线选择信号为低电平，所述低电平的字线选择信号即可控制字线驱动单元307输出与其驱动电源电压相同的字线驱动信号，即2 3. 6伏。类似的，第一控制栅极驱动单元311输出的第一控制栅极驱动信号的电压范围由第四电源VDD4、负向电源信号VSS决定。此时，所述第四电源VDD4为1. 2 3伏，所述负向电源信号VSS为0 1伏，若第一控制栅极驱动单元311输入的第一控制栅极选择信号为高电平，所述第一控制栅极驱动单元311为反相器，则所述第一控制栅极驱动单元311输出的第一控制栅极驱动信号与负向电源信号VSS 相同，即为0 1伏，符合读操作的要求。而对于第二控制栅极驱动单元315输出的第二控制栅极驱动信号，由于所述第二控制栅极驱动单元315的电源电压第五电源VDD5为3 7 伏，因此，在其输入端的第二控制栅极选择信号为低电平的情况下，其输出的第二控制栅极驱动电压也为3 7伏，符合读操作的要求。当需要存储单元进行写操作时，其对应的字线上(即中间电极)加载的字线驱动信号为1. 2 2. 4伏，第一控制栅极上加载的第一控制栅极驱动信号为5 10伏，第二控制栅极上加载的第二控制栅极驱动信号为3 7伏。再结合本发明的行译码电路。写操作时，形成字线驱动信号的字线驱动单元307 的驱动电源第三电源VDD3为1. 2 2. 4伏，而所述字线驱动单元307为反相器。因此，若字线选择信号为低电平，所述低电平的字线选择信号即可控制字线驱动单元307输出与其驱动电源电压相同的字线驱动信号，即1. 2 2. 4伏。类似的，第一控制栅极驱动单元311 输出的第一控制栅极驱动信号的电压范围由第四电源VDD4、负向电源信号VSS决定。此时， 所述第四电源VDD4为5 10伏，所述负向电源信号VSS为0 1伏，若第一控制栅极驱动单元311输入的第一控制栅极选择信号为低电平，所述第一控制栅极驱动单元311为反相器，则所述第一控制栅极驱动单元311输出的第一控制栅极驱动信号与第四电源VDD4相同，即为5 10伏，符合写操作的要求。而对于第二控制栅极驱动单元315输出的第二控制栅极驱动信号，由于所述第二控制栅极驱动单元315的电源电压第五电源VDD5为3 7 伏，因此，在其输入端的第二控制栅极选择信号为低电平的情况下，其输出的第二控制栅极
10驱动电压也为3 7伏，符合写操作的要求。当需要存储单元进行擦除操作时，其对应的字线上(即中间电极)加载的字线驱动信号为5 10伏，第一控制栅极上加载的第一控制栅极驱动信号为-3 -9伏，第二控制栅极上加载的第二控制栅极驱动信号为-3 -9伏。再结合本发明的行译码电路。写操作时，形成字线驱动信号的字线驱动单元307 的驱动电源第三电源VDD3为5 10伏，而所述字线驱动单元307为反相器。因此，若字线选择信号为低电平，所述低电平的字线选择信号即可控制字线驱动单元307输出与其驱动电源电压相同的字线驱动信号，即5 10伏。类似的，第一控制栅极驱动单元311输出的第一控制栅极驱动信号的电压范围由第四电源VDD4、负向电源信号VSS决定。此时，所述第四电源VDD4为1. 2 3伏，所述负向电源信号VSS为-3 -9伏，若第一控制栅极驱动单元311输入的第一控制栅极选择信号为高电平，所述第一控制栅极驱动单元311为反相器，则所述第一控制栅极驱动单元311输出的第一控制栅极驱动信号与负向电源信号VSS 相同，即为-3 -9伏，符合写操作的要求。第二控制栅极驱动信号类似，不再赘述。综上，应用本发明行译码电路的驱动方法，可以实现双分离栅快闪存储器进行不同操作时的各电极驱动电压的要求。接下来，再对所述行译码电路的电源选择单元进行说明。图4是图3中电源选择单元的一种电路实例图。如图4所示，所述电源选择单元包括第二电平切换单元401与第四转移选择单元 403，其中，所述第二电平切换单元401将电源控制信号Vin转换成与第四转移选择单元403 中的采用的负电源信号相匹配的电源选择信号，从而通过第四转移选择单元403选择零电平GND或负电源VNEG作为负向电源信号VSS。具体而言，所述第二电平切换单元401包含有第九NMOS晶体管M9，第七PMOS晶体管M7、第八NMOS晶体管串联连接的反相器结构，以及由第一 PMOS晶体管Ml、第二 NMOS晶体管M2、第三PMOS晶体管M3以及第四NMOS晶体管M4构成的双端输出结构。所述第四转移单元403由并联连接的第五NMOS晶体管M5与第六NMOS晶体管M6构成。其中，所述第九NMOS晶体管M9的漏极与电源控制信号Vin相连，所述第九NMOS晶体管M9的栅极接收块选择单元提供的初始块选择信号，所述第九NMOS晶体管M9的源极与第七PMOS晶体管M7、第八NMOS晶体管M8的栅极、第一 PMOS晶体管Ml的栅极相连，所述第 PMOS七晶体管M7的源极与第六电源VDD6相连，所述第八NMOS晶体管M8的源极接地(即 GND)，所述第七PMOS晶体管M7的漏极、第八NMOS晶体管M8的漏极与第三PMOS晶体管M3 的栅极相连；所述第一 PMOS晶体管Ml的源极与第六电源VDD6相连，所述第一 PMOS晶体管 Ml的漏极、第二 NMOS晶体管M2的漏极与第五NMOS晶体管M5的栅极相连，所述第二 NMOS 晶体管M2的栅极、第四NMOS晶体管M4的漏极与第六NMOS晶体管M6的栅极相连，所述第二 NMOS晶体管M2的源极与负电源VNEG相连；所述第三PMOS晶体管M3的源极与第六电源 VDD6相连，所述第四NMOS晶体管M4的源极与负电源VNEG相连；所述第五NMOS晶体管M5 的漏极接地GND，所述第六NMOS晶体管M6的漏极与负电源VNEG相连，所述第五NMOS晶体管M5与第六NMOS晶体管M6的源极相连并作为所述电源选择单元的输出端连接至控制栅极选择单元。所述电源选择单元的工作过程为初始块选择信号有效时，所述电源选择单元正常工作当所述电源控制信号Vin为高电平时，所述第五NMOS晶体管M5的栅极电压为负电源VNEG，所述第六NMOS晶体管M6的栅极电压为第六电源VDD6，这使得第五NMOS晶体管M5 关闭，第六NMOS晶体管M6导通，输出端的负向电源信号VSS为负电源VNEG ；当所述电源控制信号Vin为低电平时，所述第五NMOS晶体管M5的栅极电压为第六电源VDD6，所述第六 NMOS晶体管M6的栅极电压为负电源VNEG，这使得第六NMOS晶体管M6关闭，第五NMOS晶体管M5导通，输出端的负向电源信号VSS为零电平GND。可以看出，所述电源选择单元实现了负向电源信号的形成，基于不同的电源控制信号，可以分别形成负电压或零电平的负向电源信号以提供给控制栅极驱动单元，以便形成用于擦除操作的较大幅值的负电源。本发明的双分离栅快闪存储器阵列的行译码电路中，控制栅极驱动单元与字线驱动单元共用电平切换单元，这有效减少了电路面积。此外，基于所述行译码电路，针对双分离栅快闪存储器阵列两存储位的结构，本发明以较为简便的方法实现了所述双分离栅快闪存储器阵列的驱动。本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
权利要求
1.一种双分离栅快闪存储器阵列的行译码电路，其特征在于，包括块选择单元、电源选择单元、字线选择单元以及控制栅极选择单元，其中，所述块选择单元接收块地址信号，基于所述块地址信号形成初始块选择信号与决选择信号，并将所述初始块选择信号与块选择信号分别提供给电源选择单元与字线选择单元；所述电源选择单元接收初始块选择信号、电源控制信号、负电源以及零电平，基于所述块选择信号确定开启状态，基于所述电源控制信号选择负电源或零电平作为负向电源信号并提供给控制栅极选择单元；所述字线选择单元接收块选择信号与单元地址信号，基于所述块选择信号确定开启状态，基于所述单元地址信号形成字线驱动信号与字线选择信号并分别提供给存储阵列与控制栅极选择单元；所述控制栅极选择单元接收字线选择信号、操作控制信号及负向电源信号，基于所述字线选择信号确定开启状态，基于所述操作控制信号与负向电源信号形成控制栅极驱动信号并提供给存储阵列。
2.如权利要求1所述的双分离栅快闪存储器阵列的行译码电路，其特征在于，所述字线选择单元与控制栅极选择单元均包含有与存储阵列的存储行数量相同的分路。
3.如权利要求1所述的双分离栅快闪存储器阵列的行译码电路，其特征在于，所述块选择单元包括块译码单元与第一电平切换单元，其中，所述块译码单元基于块地址信号形成初始块选择信号并提供给第一电平切换单元； 所述第一电平切换单元，用于对初始块选择信号进行电平转换，形成与字线选择单元相匹配的块选择信号。
4.如权利要求3所述的双分离栅快闪存储器阵列的行译码电路，其特征在于，所述电源选择单元包括第二电平切换单元与第四转移选择单元，其中，所述第二电平切换单元，基于块译码单元提供的初始块选择信号选通，并接收外部的负电源与电源控制信号，基于所述负电源与电源控制信号形成电源选择信号；所述第四转移选择单元，用于接收负电源、零电平及电源选择信号，基于电源选择信号形成负向电源信号并提供给控制栅极驱动单元。
5.如权利要求4所述的双分离栅快闪存储器阵列的行译码电路，其特征在于， 所述字线选择单元包括第一转移选择单元与字线驱动单元，其中，所述第一转移选择单元，用于接收块选择信号与外部的单元地址信号，基于所述块选择信号确定开启状态，基于所述单元地址信号形成字线选择信号并分别提供给字线驱动单元以及控制栅极驱动单元所述字线驱动单元，基于所述字线选择信号形成字线驱动信号并提供给存储阵列的字线。
6.如权利要求5所述的双分离栅快闪存储器阵列的行译码电路，其特征在于， 所述控制栅极选择单元包括第二转移选择单元、第一控制栅极驱动单元、 第三转移选择单元以及第二控制栅极驱动单元，其中，所述第二转移选择单元基于操作控制信号与字线选择信号形成第一控制栅极选择信号并提供给第一控制栅极驱动单元，所述第一控制栅极驱单元基于第一控制栅极选择信号与负向电源信号形成第一控制栅极驱动信号并提供给对应存储行的第一控制栅极；所述第三转移选择单元基于操作控制信号与字线选择信号形成第二控制栅极选择信号并提供给第二控制栅极驱动单元，所述第二控制栅极驱动信号基于第二控制栅极选择信号与负向电源信号形成第二控制栅极驱动信号并提供给对应存储行的第二控制栅极。
7.如权利要求6所述的双分离栅快闪存储器阵列的行译码电路，其特征在于，所述字线驱动单元、第一控制栅极驱动单元与第二控制栅极驱动单元为反相器。
8.如权利要求6所述的双分离栅快闪存储器阵列的行译码电路，其特征在于，所述第一转移选择单元、第二转移选择单元、第三转移选择单元以及第四转移选择单元为多路选择器。
9.一种应用权利要求6所述的双分离栅快闪存储器阵列的行译码电路的驱动方法，包括设置所述块译码单元的驱动电源为第一电源，所述第一电平切换单元的驱动电源为第二电源，所述字线驱动单元的驱动电源为第三电源，所述第二转移选择单元与第一控制栅极驱动单元的驱动电源为第四电源，所述第三转移选择单元与第二控制栅极驱动单元的驱动电源为第五电源，所述第二电平切换单元的驱动电源为第六电源，所述行译码电路的驱动方法包括读操作、写操作以及擦除操作三部分，其中对于读操作，第一电源的电压为2. 7 3. 6伏，第二电源的电压为3 7伏，第三电源的电压为2 3. 6伏，第四电源的电压为1. 2 3伏，第五电源的电压为3 7伏，第六电源的电压为1.2 3伏，负向电源信号为0 1伏；对于写操作，第一电源的电压为2. 7 3. 6伏，第二电源的电压为5 10伏，第三电源的电压为1. 2 2. 4伏，第四电源的电压为5 10伏，第五电源的电压为3 7伏，第六电源的电压为1.2 3伏，负向电源信号为0 1伏；对于擦除操作，第一电源的电压为2. 7 3. 6伏，第二电源的电压为5 10伏，第三电源的电压为5 10伏，第四电源的电压为1. 2 3伏，第五电源的电压为1. 2 3伏，第六电源的电压为1. 2 3伏，负向电源信号为负电源为-3 -9伏。
全文摘要
一种双分离栅快闪存储器阵列的行译码电路及其驱动方法。所述行译码电路包括块选择单元，基于块地址信号形成初始块选择信号与块选择信号，并分别提供给电源选择单元与字线选择单元；电源选择单元，基于初始块选择信号确定开启状态，基于电源控制信号选择负电源或零电平作为负向电源信号并提供给控制栅极选择单元；字线选择单元，基于块选择信号确定开启状态，基于单元地址信号形成字线驱动信号与字线选择信号并分别提供给存储阵列与控制栅极选择单元；控制栅极选择单元，基于字线选择信号确定开启状态，基于操作控制信号与负向电源信号形成控制栅极驱动信号并提供给存储阵列。本发明以较为简便的方法实现了对双分离栅快闪存储器阵列的驱动。
文档编号G11C11/56GK102298967SQ20101021795
公开日2011年12月28日 申请日期2010年6月23日 优先权日2010年6月23日
发明者徐翌, 杨光军, 王磊 申请人:上海宏力半导体制造有限公司