专利名称：双分离栅快闪存储器阵列的列译码电路的制作方法
技术领域：
本发明涉及半导体技术领域，更具体的，本发明涉及一种双分离栅快闪存储器阵列的列译码电路。
背景技术：
作为一种集成电路存储器件，快闪存储器具有电可擦写存储信息的功能，因此，快闪存储器被广泛应用于如便携式电脑、手机、数码音乐播放器等电子产品中。通常的，依据栅极结构的不同，快闪存储器分为堆叠栅极快闪存储器及分离栅极快闪存储器两种类型， 这两种快闪存储器都需要将存储单元以适合本身操作的阵列进行排布，每一存储单元都用来储存单一位的数据。这种快闪存储器的存储阵列需要场氧化层或沟槽式绝缘层来分离存储单元，同时，为了提高快闪存储器的擦写效率，需要较大面积的存储单元才能得到高电容耦合比，因此，所述快闪存储器存储单元的面积较为庞大，无法有效提高存储密度。为了提高快闪存储器的存储密度，美国专利USM14693提供了一种双分离栅结构的快闪存储器。如图1所示，所述双分离栅快闪存储器包括两个对称分布的存储位，其中， 第一存储位包括第一电极101、第一控制栅极103、第一浮栅105以及所述第一浮栅105下方的第一沟道区107 ；第二存储位包括第二电极109、第二控制栅极111，第二浮栅113以及所述第二浮栅105下方的第二沟道区115 ；此外，所述双分离栅快闪存储器还包含有位于第一沟道区107及第二沟道区115间的中间沟道区117，以及所述第一控制栅极103、第二控制栅极111与中间沟道区117上的中间电极119。通过在所述双分离栅快闪存储器的各个电极上加载不同的驱动信号，所述第一存储位与第二存储位即可以独立的进行读、写操作。然而，由于所述双分离栅快闪存储器包含有两个存储位，在对所述双分离栅快闪存储器构成的存储阵列进行读写操作时，必须对与各个电极连接的字线、位线及栅控制线进行合适的选择，以避免同一存储单元的不同存储位相互影响，或者不同存储单元间的相互影响。特别的，所述双分离栅快闪存储器的第一电极与第二电极间必须形成稳定的电势差，以形成稳定的读、写电流，防止数据的存储与读出操作出错。因此，需要提供一种适于所述双分离栅快闪存储器阵列的列译码电路，以便向被选定操作的存储单元的第一电极及第二电极提供驱动信号。
发明内容
本发明解决的问题是提供一种双分离栅快闪存储器阵列的列译码电路，以较为简单的电路结构实现存储单元的选择。为解决上述问题，本发明提供了一种双分离栅快闪存储器阵列的列译码电路，包括预译码单元及位线组单元，其中所述预译码单元用于接收外部输入的地址信号，基于所述地址信号形成开关控制信号并提供给位线组单元；所述位线组单元包含有多根连接外部驱动单元与存储阵列的位线及多个控制开关，所述位线包含有连接至存储阵列的多个位线分路与连接线，所述连接线与位线分路分别由对应控制开关控制；所述位线组单元中的控制开关基于预译码单元提供的开关控制信号，选择导通对应的位线分路及连接线，从而实现外部驱动单元与存储阵列的连接。本发明具有以下优点1.以较为简单的电路结构实现了存储阵列中不同存储列的位线复用，从而减小了列译码电路的面积，并降低存储器的成本。2.采用四根位线对所述双分离栅快闪存储器进行驱动，有效抑制了相邻存储单元对被选择存储单元的干扰，降低了存储器的出错率。
图1是现有技术双分离栅快闪存储器的剖面结构示意图。图2是一种双分离栅快闪存储器阵列的示意图。图3是本发明双分离栅快闪存储器阵列及列译码电路实施例的示意图。图4是本发明双分离栅快闪存储器阵列的列译码电路的一种电路实例图。
具体实施例方式为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。正如背景技术部分所述，现有技术的双分离栅快闪存储器阵列的每一存储单元均包含有两个存储位，为了避免存储位之间及相邻存储单元之间的干扰，所述双分离栅快闪存储器阵列的驱动方法较为复杂。图2是一种双分离栅快闪存储器阵列的示意图。如图2所示，所述双分离栅快闪存储器阵列包含有阵列排布的多个存储单元，以及用于选择所述存储单元并提供驱动信号的多根位线、字线以及控制栅线。所述存储单元采用双分离栅快闪晶体管结构，每一双分离栅快闪晶体管均包含有第一电极、第二电极、第一控制栅极、第二控制栅极以及中间电极；其中，所述存储单元包括有两个存储位，分别是由所述第一电极、第一控制栅极以及中间电极构成的第一存储位，以及由所述第二电极、第二控制栅极以及中间电极构成的第二存储位。与所述双分离栅快闪晶体管的第一控制栅极与第二控制栅极相对应，所述分离栅快闪存储器阵列包含有与字线平行的第一控制栅线以及第二控制栅线。所述第一控制栅线、第二控制栅线以及字线共同构成了存储阵列行向的选择线；其中，所述第一控制栅线与第一控制栅极相连接，所述第二控制栅线与第二控制栅极相连接，所述字线与存储单元的中间电极相连接。与所述双分离栅快闪晶体管的第一电极与第二电极相对应，所述分离栅快闪存储器阵列中两根相邻的位线分别与所述第一电极与第二电极相连接，并作为存储阵列列向的选择线。当存储阵列中一个存储单元需要进行读写操作时，与该存储单元对应的位线、字线、第一控制栅线以及第二控制栅线同时被选中，并在所述被选择的位线上加载对应的电压，以完成读、写操作。接下来，以所述双分离栅快闪存储器阵列中的一个存储单元为例，对所述双分离栅快闪存储器阵列的驱动方法进行说明。仍如图2所示，第一晶体管Ml是构成所述存储单元的存储晶体管。所述第一晶体管Ml的第一控制栅极CGl与第一控制栅线211相连接，第二控制栅极CG2与第二控制栅线 212相连接，中间电极GO与字线213相连接，第一电极Pl与第一位线201相连接，第二电极P2与第二位线202相连接。在具体实施例中，所述第一晶体管Ml与其同一行中相邻的两个晶体管分别共用一根位线。在对所述第一晶体管Ml的第一存储位Cl进行读写操作时，分别通过第一位线 201、第二位线202、第一控制栅线211、第二控制栅线212以及字线213上加载不同的电压 (所述第一位线201置于地电位，第二位线202置于正电位)以在两端电极间形成电势差， 从而形成相应的读写电流。特别的，由于所述第一晶体管Ml的第一电极Pl与相邻的第二晶体管M2共用第二位线202，在进行读操作时，所述第二位线202上施加的电压会与第二晶体管M2另一端连接的第三位线203间形成干扰电势差，所述干扰电势差在第二晶体管M2上产生一定的干扰电流，从而影响第一晶体管Ml读电流的准确性。因此，为了避免所述干扰电流的影响，在对所述第一晶体管Ml的第二存储位C2进行读写操作时，不仅需要选中与所述第一晶体管Ml两端电极相连的第一位线201与第二位线202，还需要选中另一与第二位线202相邻的第三位线203，以及另一与所述第三位线203 相邻的第四位线204，所述第三位线203与第四位线204位于远离第一晶体管Ml需要进行读写操作的第二存储位C2的一侧。具体而言，在对所述第一晶体管Ml的第二存储位C2进行读操作时，所述第一位线 201接地，所述第二位线202、第三位线203以及第四位线204上均加载第一电平；此外，第一控制栅线211上加载第二电平，字线213上加载第三电平，第二控制栅线212上加载第四电平。通过在所述第二位线202、第三位线203以及第四位线204上加载相同的驱动信号后，所述第一晶体管Ml相邻的晶体管的第一电极与第二电极间不会形成电势差，也就避免了干扰电流的形成，抑制了相邻晶体管对第一晶体管Ml的干扰。类似的，在对所述第一晶体管Ml的第二存储位C2进行写操作时，所述第一位线 201上加载第八电平，所述第二位线202及第三位线203上加载第九电平，所述第四位线 204上加载第十电平；此外，所述第一控制栅线211加载第五电平，所述字线213加载第七电平，所述第二控制栅线213加载第六电平。在具体实施例中，所述第一电平为0. 8至1. 6伏，所述第二电平为0至1伏，所述第三电平为2至3伏，所述第四电平为2至6伏，所述第五电平为5至9伏，所述第六电平为1至2伏，所述第七电平为2至6伏，所述第八电平为2. 5至5. 5伏，所述第九电平为0. 1 至0.6伏，所述第十电平为1至5伏。可以看出，相较于普通的分离栅结构快闪存储器，所述双分离栅快闪存储器阵列的驱动方法较为复杂，特别是为了避免干扰电流的影响，每次的读、写操作时需要在四根位线上提供对应的驱动信号。基于此，发明人设计了一种针对所述双分离栅快闪存储器阵列的列译码电路，所述列译码电路通过在位线间设置由开关控制的连接线，使得不同组的位线可以复用，从而减小了列译码电路的面积，并降低存储器的成本。图3是本发明双分离栅快闪存储器阵列的列译码电路实施例的示意图。如图3所示，所述双分离栅快闪存储器阵列的列译码电路实施例包括预译码单元 301及位线组单元303，其中所述预译码单元301用于接收外部输入的地址信号，基于所述地址信号形成开关控制信号并提供给位线组单元303 ；所述地址信号与存储器阵列中的存储单元一一对应。所述位线组单元303包含有多根连接外部驱动单元305与存储阵列307的位线及多个控制开关，所述位线包含有连接至存储阵列307的多个位线分路与连接线，所述连接线与位线分路分别由对应控制开关控制；所述位线组单元303中的控制开关基于预译码单元301提供的开关控制信号，选择导通对应的位线分路及连接线，从而实现外部驱动单元305与存储阵列307的连接。所述存储列是指所述双分离栅快闪存储器阵列沿位线分布的一列存储单元。通过预译码单元301确定需要进行操作的存储单元的存储位之后，与当前存储单元两端电极连接的引出线、以及与当前存储单元相邻但远离需要进行操作的存储位一侧的另两根相邻的引出线同时与位线相连。所述引出线一端与存储单元的电极相连接，另一端与位线分路或连接线相连。在具体实施例中，所述预译码单元301可以采用多路选择器实现。图4是本发明双分离栅快闪存储器阵列及列译码电路的一种电路实例图。如图4所示，所述双分离栅快闪存储器阵列及列译码电路包括存储阵列401及位线组单元，其中，所述位线组单元包含有多根连接外部驱动单元与存储阵列401的位线，所述位线通过位线分路或连接线与存储阵列的引出线相连，所述位线分路及连接线上均包含有控制开关，基于预译码单元(图中未示出)提供的开关控制信号，所述控制开关导通或关断，从而控制外部驱动单元(图中未示出)与存储阵列401的连接。下面结合图4，对所述位线组单元的组成及连接关系进行说明。需要说明的是，图 4中只示出了该存储阵列401的局部结构，对于存储阵列401而言，其可以包含有多个存储单元，其中，每一位线对应于存储阵列401中的一个存储列，每一字线对应于存储阵列401 中的一个存储行。所述存储行是指沿字线或控制栅线分布的一行存储单元。所述存储单元的数量对应于字线与位线的乘积，例如，对于具有64根位线与4000根字线的存储阵列，其包含的存储单元数量为256000个。所述位线组单元包括多个规则排布的位线组子单元，每个位线组子单元中包含有 4根位线，即第一位线410、第二位线420、第三位线430以及第四位线440，其中，每一位线均包含有四个分路。在具体实施例中，所述位线组子单元与八列存储列相对应，其中，有七列存储列为与位线组子单元完全对应，有两列存储列分别与相邻位线组子单元共同控制。具体而言，所述第一位线410通过第一位线第一分路411与第一存储列481及第零存储列480相连(即与所述存储列中存储单元两端电极对应的引出线相连接，下同)，通过第一位线第二分路412与第四存储列484、第五存储列485相连，通过第三连接线453与第二存储列482、第三存储列483相连，通过第四连接线妨4与第六存储列486、第七存储列
6487相连；所述第二位线420通过第二位线第一分路421与第一存储列481及第二存储列 482相连，通过第一位线第二分路422与第五存储列485、第六存储列486相连，通过第八连接线458与第三存储列483、第四存储列484相连，通过第十连接线460与第七存储列487、 第八存储列488相连；所述第三位线430通过第三位线第一分路431与第二存储列482及第三存储列 483相连，通过第三位线第二分路432与第六存储列486、第七存储列487相连，通过第二连接线452与第零存储列480、第一存储列481相连，通过第五连接线455与第四存储列484、 第五存储列485相连；所述第四位线440通过第四位线第一分路441与第三存储列483及第四存储列 484相连，通过第四位线第二分路442与第七存储列487、第八存储列488相连，通过第九连接线459与第一存储列481、第二存储列482相连，通过第十一连接线461与第五存储列 485、第六存储列486相连。此外，所述四根位线还通过相邻连接线与相邻位线组子单元间的存储列相连。具体而言，第一位线410通过第一连接线451与相邻位线组子单元的对应存储列相连(图4 中未示出，其位置对应于图4的第六存储列与第七存储列)；第二位线420通过第六连接线 456与相邻位线组子单元的对应存储列相连(图4中未示出，其位置对应于图4的第零存储列与第一存储列)；第三位线430通过第七连接线457与相邻位线组子单元的对应存储列相连(图4中未示出，其位置对应于图4的第七存储列与第八存储列)；第四位线440通过第十二连接线462与相邻位线组子单元对应的存储列相连(图4中未示出，其位置对应于图4的第一存储列与第二存储列)。可以看出，所述位线组单元中包含的多个位线组子单元是重复有序排布的，对应每一位线的位线分路及连接线共同构成四个连接至存储阵列中相邻的八列存储单元一端电极的通路，所述每一通路均由一个对应的控制开关控制；通过所述控制开关的选通，在对存储单元进行读写操作时，与当前存储单元两端电极连接的两根引出线、以及与当前存储单元相邻但远离需要进行操作的存储单元一侧的另两根相邻的引出线同时连接至四根位线。此外，同一位线组子单元的每一位线均通过一根相邻连接线与相邻位线组子单元的一列存储单元相连接，即图中示出的第一连接线451、第六连接线456、第十连接线460以及第十二连接线462。仍如图4所示，对于所述位线分路以及连接线，通过控制开关来控制其导通或关断状态，从而实现位线与特定存储位的连接。在具体实施例中，所述第一连接线451、第二连接线452、第七连接线457以及第九连接线459由第一控制开关Sl控制；所述第一位线第一分路411、第二位线第一分路421、第三位线第一分路431以及第四位线第一分路441由第二控制开关S2控制；所述第三连接线453、第五连接线455、第八连接线458以及第十一连接线461由第三控制开关S3控制；所述第一位线第二分路412、第二位线第二分路422、 第三位线第二分路432以及第四位线第二分路442由第四控制开关S4控制；所述第四连接线454、第六连接线456、第十连接线460以及第十二连接线462由第五控制开关S5控制。因此，从重复排布的角度来看，每一位线组子单元需要5个独立的开关控制信号， 以控制对应的20个控制开关。每一个导通的控制开关对应于一组位线分路及连接线(共4根位线分路或连接线)的导通，并向一个存储列提供驱动信号。在具体实施例中，所述控制开关可以采用传输门结构实现。通过预译码单元提供的开关控制信号对所述控制开关进行控制，即可以控制形成由位线向引出线的通道，同时，通过在所述位线上加载对应的驱动信号，即可以在存储单元的两个电极(第一电极与第二电极)间建立电势差，再配合以字线、第一控制栅线及第二控制栅线的驱动信号，从而完成相应的读写操作。在具体实施例中，通过预译码单元确定需要进行操作的存储单元的存储位之后， 与所述存储单元两端电极连接的两根引出线、以及与所述存储单元相邻但远离该存储位一侧的另两根引出线分别连接至四根位线。在对所述被选定存储单元的一个存储位进行写操作时，与该存储位相连的位线上加载第八电平，与该存储单元相连的另一位线加载第九电平，与该存储单元相邻且远离被选择存储位一侧的两根位线上分别加载第九电平与第十电平；在对该存储位进行读操作时，与该存储位相连的位线接地，与该存储单元相连的另一位线加载第一电平，与该存储单元相连且远离被选择存储位一侧的两根位线上同时加载第一电平。接下来，对所述列译码电路的控制开关对位线的选择进行说明。当第二控制开关S2导通时，第一位线第一分路411、第二位线第一分路421、第三位线第一分路431以及第四位线第一分路441分别导通，此时，分别有第一存储列481的两个存储位Cll及C14、以及第三存储列483的两个存储位C32及C33符合读写操作的位线连接条件。此时，可以通过在位线上加载的不同信号(即不同的电平)来区分是对第一存储列481进行读写操作，还是对第三存储列483进行读写操作。以读操作为例，若需要对第一存储列481的存储位Cll及C14进行操作，则需要将第一位线410接地，同时在其余位线上加载第一电平；而若需要对第三存储列483的存储位C32及C33进行读操作，则需要将第四位线440接地，同时在其余位线上加载第一电平。写操作的控制方式与读操作类似，在此不再赘述。同时，由于一列存储列的各个存储单元对应于不同的行，是由不同的字线及栅控制线控制的，因此，配合以不同字线及栅控制线的控制信号，即可确定唯一的存储单元，并对该存储单元中的一个存储位进行读写操作。当第三控制开关S3导通时，第三连接线453、第五连接线455、第八连接线458以及第十一连接线461分别导通。此时，分别有第三存储列483的两个存储位C31及C34、以及第五存储列485的两个存储位C52及C53符合读写操作的位线连接条件。此时，可以通过在位线上加载的不同信号(即不同的电平)来区分是对第三存储列483进行读写操作， 还是对第五存储列485进行读写操作。当第四控制开关S4导通时，第一位线第二分路412、第二位线第二分路422、第三位线第二分路432、第四位线第二分路442分别导通。此时，分别有第五存储列485的两个存储位C51及C54、以及第七存储列487的两个存储位C72及C73符合读写操作的位线连接条件。此时，可以通过在位线上加载的不同信号(即不同的电平)来区分是对第五存储列 485进行读写操作，还是对第七存储列487进行读写操作。对于由第一控制开关Sl以及第五控制开关S5导通时控制的存储位，其选址原理与前述控制开关的控制原理相同，但还需要涉及图4中未示出的相邻位线，在此不再说明，但不应限制其范围。本发明双分离栅快闪存储器阵列的列译码电路以较为简单的电路结构实现了不同存储列的位线复用，从而减小了列译码电路的面积，并降低存储器的成本。此外，本发明的列译码电路采用四根位线对所述双分离栅快闪存储器进行驱动，有效抑制了相邻存储单元对被选择存储单元的干扰，降低了存储器的出错率。本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
权利要求
1.一种双分离栅快闪存储器阵列的列译码电路，其特征在于，包括预译码单元及位线组单元，其中所述预译码单元用于接收外部输入的地址信号，基于所述地址信号形成开关控制信号并提供给位线组单元；所述位线组单元包含有多根连接外部驱动单元与存储阵列的位线及多个控制开关，所述位线包含有连接至存储阵列的多个位线分路与连接线，所述连接线与位线分路分别由对应控制开关控制；所述位线组单元中的控制开关基于预译码单元提供的开关控制信号，选择导通对应的位线分路及连接线，从而实现外部驱动单元与存储阵列的连接。
2.如权利要求1所述的双分离栅快闪存储器阵列的列译码电路，其特征在于，所述位线组单元包含有多个位线组子单元，每一位线组子单元包含有四根位线以及二十个控制开关，每一控制开关均对应于一个所述通路，基于所述预译码单元提供的控制开关信号，所述位线组子单元中分属于不同的位线的四个通路同时导通；其中，所述位线组子单元还包含有四根相邻连接线，同一位线组子单元的每一位线均通过一根相邻连接线与相邻位线组子单元对应的存储单元相连接。
3.如权利要求2所述的双分离栅快闪存储器阵列的列译码电路，其特征在于，对应每一位线的位线分路及其连接线共同构成四个连接至存储阵列中相邻的八列存储单元的通路，所述每一通路均由一个对应的控制开关控制；通过所述控制开关的选通，在对存储单元进行读写操作时，与当前存储单元两端电极连接的引出线、以及与当前存储单元相邻但远离需要进行操作的存储位一侧的另两根相邻的引出线同时与位线相连。
4.如权利要求1所述的双分离栅快闪存储器阵列的列译码电路，其特征在于，所述控制开关为传输门。
5.如权利要求1所述的双分离栅快闪存储器阵列的列译码电路，其特征在于，所述预译码单元为多路选择器。
全文摘要
一种双分离栅快闪存储器阵列的列译码电路，包括预译码单元，用于接收外部输入的地址信号，基于所述地址信号形成开关控制信号并提供给位线组单元；位线组单元，包含有多根连接外部驱动单元与存储阵列的位线及多个控制开关，所述位线包含有连接至存储阵列的多个位线分路与连接线，所述连接线与位线分路分别由对应控制开关控制；所述控制开关基于预译码单元提供的开关控制信号，选择导通对应的位线分路及连接线，从而实现外部驱动单元与存储阵列的连接。本发明列译码电路的双分离栅快闪存储器阵列以较为简单的电路结构实现了不同存储列的位线复用，从而减小了列译码电路的面积，并降低存储器的成本。
文档编号G11C16/04GK102298968SQ201010217958
公开日2011年12月28日 申请日期2010年6月23日 优先权日2010年6月23日
发明者徐翌, 杨光军 申请人:上海宏力半导体制造有限公司