专利名称：去耦控制电路及半导体电路的制作方法
技术领域：
本发明涉及半导体技术领域，尤其涉及一种去耦控制电路及半导体电路。
背景技术：
近年，伴随数字电路的高速化与高功能化，半导体集成电路的高速化与高集成化取得进展。随着半导体集成电路的高速化与高集成化使芯片的耗电增大，由此出现电源电压下降的问题，因电源电压下降而出现晶体管的动作速度降低且电路的动作频率下降，或者随着电源电压的下降引起噪音容限降低且数据的锁存失败等，易出现电路误操作的问题。因此，为提高半导体集成电路的速度与电路动作的稳定性，一般是在高速的半导体集成电路中在电路的两电源端垫间(即电源和接地之间)接置去耦电容，常见地，所述去耦电容一般采用的是金属氧化物半导体电容。请参考图1，图1是显示具有去耦电容110的去耦控制电路100的方框图。去耦电容Iio是用于保护子电路120免受由电源垫(例如VDD)产生的上述电压降及噪音的影响。 例如，如果去耦电容110是金属氧化物半导体电容，去耦电容110的栅极耦接至一个电源垫 (例如VDD)，去耦电容110的源极与漏极均耦接至另一个电源垫(例如VSS)。通过将去耦电容110应用于去耦控制电路100中，当子电路120附近存在电压降， 去耦电容110可迅速补偿此非预期的电压降，以保护子电路120，使其免受影响。另外，去耦电容110进一步保护子电路120，使其远离非预期的电源噪音(power noise)。为满足最高电压的可靠性要求，去耦电容采用具有栅极氧化层较厚的金属氧化物半导体电容。随着栅极氧化层厚度增大、单位面积的电容下降、电容整体面积增大，会占用更多的去耦控制电路的区域，并在去耦控制电路中引起较大的动态电压降，灵敏度较差。另一方面，为增加在低电压下的去耦效率和灵敏度，采用具有栅极氧化层较薄的金属氧化物半导体电容，但较薄的栅极氧化层，将导致去耦控制电路中过度的非预期的漏电流，使电路效能劣化。
发明内容
本发明解决的问题是现有去耦控制电路采用栅极氧化层厚度较厚的去耦电容占用面积、去耦效率较低、引起较大的动态电压降而使灵敏度较差或者采用栅极氧化层厚度较薄的去耦电易导致去耦控制电路中过度的非预期的漏电流，使电路效能劣化的问题。为解决上述问题，本发明一方面提供一种去耦控制电路，包括连接至第一电源电压的第一电源端和连接至第二电源电压的第二电源端；控制信号产生电路，与所述第一电源端连接，用于将所述第一电源端的第一电源电压与参考电压进行比较，并根据所述比较结果确定所输出的第一使能信号和第二使能信号的值，所述第一使能信号与所述第二使能信号互为反相；去耦电路，包括具有第一去耦电容和第一通路开关的第一去耦支路、具有第二去耦电容和第二通路开关的第二去耦支路、以及位于所述第一去耦支路和所述第二去耦支路之间的第三通路开关；所述第一去耦电容和所述第一通路开关串联于所述第一电源端和所述第二电源端之间，所述第一通路开关受所述第一使能信号控制来实现通断；所述第二去耦电容和所述第二通路开关串联于所述第一电源端和所述第二电源端之间，所述第二通路开关受所述第二使能信号控制来实现通断；所述第三通路开关与所述第一去耦电容的第二电极和所述第二去耦电容的第一电极连接，所述第三通路开关受所述第一使能信号和所述第二使能信号控制来实现所述第一去耦电容和所述第二去耦电容的通断。可选地，所述去耦控制电路还包括滤波单元，所述滤波单元用于对所述第一电源端的第一电源电压进行滤波后输出至所述控制信号产生电路。可选地，所述滤波单元为RC滤波电路，包括第一电阻、第二电阻和电容，所述第一电阻的第一端与所述第一电源端连接，所述第一电阻的第二端与所述第二电阻的第一端连接，所述第二电阻的第二端与所述第二电源端连接，所述电容的第一端与所述第一电阻的第二端和所述第二电阻的第一端连接，所述电容的第二端与所述第二电源端连接，所述第一电阻的第二端和所述第二电阻的第一端的连接处作为滤波信号的输出端。可选地，所述控制信号产生电路包括比较器，所述比较器的第一输入端与所述滤波单元的输出端连接，所述比较器的第二输入端与参考电压连接，所述比较器的第一输出端输出第一使能信号，所述比较器的第二输出端输出第二使能信号；在所述第一输入端的电压大于所述第二输入端的电压时，所述第一输出端输出低电平的第一使能信号，所述第二输出端输出高电平的第二使能信号；在所述第一输入端的电压低于所述第二输入端的电压时，所述第一输出端输出高电平的第一使能信号，所述第二输出端输出低电平的第二使能信号。可选地，所述第一去耦电容为MOS管电容，所述第一通路开关为NMOS晶体管；作为第一去耦电容的所述MOS管电容的栅极与第一电源端连接，作为第一去耦电容的所述MOS 管电容的源、漏极与所述第三通路开关和所述NMOS晶体管的漏极连接，所述NMOS晶体管的栅极接收第一使能信号，所述NMOS晶体管的源极与所述第二电源端连接。可选地，所述第二通路开关为PMOS晶体管，所述第二去耦电容为MOS管电容；所述 PMOS晶体管的栅极接收第二使能信号，所述PMOS晶体管的源极与所述第一电源端连接，所述PMOS晶体管的漏极与作为第二去耦电容的所述MOS管电容的栅极和所述第三通路开关连接，作为第二去耦电容的所述MOS管电容的源、漏极与所述第二电源端连接。可选地，所述第三通路开关为CMOS传输门，包括对称设置的NMOS晶体管和PMOS 晶体管，所述CMOS传输门的两端分别与所述第一去耦电容的第二电极和所述第二去耦电容的第一电极连接。可选地，第一电源电压为电源电压，所述第二电源电压为接地电压。本发明另一方面还提供一种包括上述去耦控制电路的半导体电路，所述半导体电路还包括逻辑电路，所述逻辑电路位于所述第一电源端和所述第二电源端之间。与现有技术相比，本发明具有以下优点设置了至少两个去耦电容以及多个通路开关，这样就可以根据电源电压的大小控制通路开关的开通和/或关断，进而实现所述两个去耦电容的串联(在电源电压较高时)或并联(在电源电压较低时)，使得所述去耦控制电路能适用于不同电源电压的状况，确保了去耦控制电路的去耦效率和灵敏度。
图1显示了现有技术中具有去耦电容的去耦控制电路的电路示意图；图2显示了本发明半导体电路中的去耦控制电路在一实施方式中的示意图；图3显示了图2所示的去耦控制电路在一具体实施例中的电路示意图。
具体实施例方式为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。正如背景技术部分所述，现有技术中去耦控制电路中，采用栅极氧化层厚度较厚的去耦电容占用面积、去耦效率较低、引起较大的动态电压降而使灵敏度较差；或者采用栅极氧化层厚度较薄的去耦电容不能适用于较大的电源电压、易导致去耦控制电路中过度的非预期的漏电流，使电路效能劣化的问题。针对上述问题，本发明提供一种半导体电路，所述半导体电路位于半导体器件上， 包括逻辑电路以及用于保护所述逻辑电路的去耦控制电路。参考图2，其显示了本发明半导体电路中的去耦控制电路在一实施方式中的示意图。如图2所示，所述去耦控制电路包括连接至第一电源电压Vl的第一电源端、连接至第二电源电压V2的第二电源端、滤波单元21、控制信号产生电路22、以及去耦电路。滤波单元21与所述第一电源端连接，用于对所述第一电源端的第一电源电压Vl 进行滤波后输出至控制信号产生电路22。在本实施例中，滤波单元21可滤除第一电源电压 Vl中的高频或低频信号，通过滤波处理后输出的电压(后续，为描述方便，将所述经滤波处理后输出的电压称为滤波电压W)具有更稳定的电压，波动更小。控制信号产生电路22，与滤波单元21连接，用于接收滤波单元21输出的经滤波处理的滤波电压V3，并将滤波电压V3与预设的一参考电压REF进行比较，根据所述二者的比较结果确定所输出第一使能信号EN和第二使能信号ENB的值，其中第一使能信号EN与第二使能信号ENB互为反相。所述去耦电路包括第一去耦支路、第二去耦支路、以及位于所述第一去耦支路和所述第二去耦支路之间的第三通路开关27。所述第一去耦支路包括第一去耦电容23和与第一去耦电容23串联的第一通路开关M，第一去耦电容23的第一电极与所述第一电源端连接，而其第二电极与第一通路开关 24的一端连接，第一通路开关M的另一端与所述第二电源端连接。特别地，第一通路开关 24受第一使能信号EN控制来实现通断。在本实施例中，当第一使能信号EN为高电平时，第一通路开关M开通；当第一使能信号EN为低电平时，第一通路开关M关断。 所述第二去耦支路包括第二通路开关沈和与第二通路开关沈串联的第二去耦电容25，第二通路开关沈的一端与所述第一电源端连接，其另一端与第二去耦电容25的第一电极连接，第二去耦电容25的第二电极与所述第二电源端连接。特别地，第二通路开关沈受第二使能信号ENB控制来实现通断。在本实施例中，当第二使能信号ENB为低电平时，第二通路开关26开通；当第二使能信号ENB为高电平时，第二通路开关沈关断。第三通路开关27与第一去耦电容23的第二电极和第二去耦电容25的第一电极连接。特别地，第三通路开关27受第一使能信号EN和第二使能信号ENB控制来实现第一去耦电容23和第二去耦电容25的通断。在本实施例中，当第一使能信号EN为低电平且第二使能信号ENB为高电平时，第三通路开关27开通；当第一使能信号EN为高电平且第二使能信号ENB为低电平时，第三通路开关27关断。参考图3，其显示了图2所示的去耦控制电路在一具体实施例中的电路示意图。如图3所示，所述去耦控制电路包括连接至电源电压VDD的第一电源端、连接至接地电压VSS的第二电源端、滤波单元、控制信号产生电路、以及去耦电路。为便于叙述，在后续，将连接至电源电压VDD的第一电源端称作电源电压端，而将连接至接地电压VSS的第二电源端称作接地电压端。在本实施例中，所述滤波单元是RC滤波电路31，包括第一电阻Rl、第二电阻R2和电容C，第一电阻Rl的第一端与所述电源电压连接，第一电阻Rl的第二端与第二电阻R2的第一端连接，第二电阻R2的第二端与所述接地电压端连接，电容C的第一端与第一电阻Rl 的第二端和第二电阻R2的第一端连接，电容C的第二端与所述接地电压端连接。电容C的接地作用是用于滤除相应频率的高频波；第一电阻Rl和第二电阻R2不仅起到分压作用，降低电源电压的幅度，而且第二电阻R2接地也可以滤除低频波。在实际应用中，第一电阻Rl 和第二电阻R2的阻值可以是相同的，也可以具有一定的大小比例关系。这样，通过RC滤波电路31就可滤除电源电压VDD中的高频或低频信号，通过滤波处理后输出的电源电压(后续，为描述方便，将所述经滤波处理后输出的电压称为滤波电压Vin)具有更稳定的电压， 波动也更小。所述控制信号产生电路包括比较器32，比较器32的第一输入端(负输入端)与第一电阻Rl的第二端和第二电阻R2的第一端连接，比较器32的第二输入端(正输入端) 与参考电压REF连接，所述比较器的第一输出端输出第一使能信号EN，所述比较器的第二输出端输出第二使能信号ENB。比较器32将RC滤波电路31滤波处理后得到的所述滤波电压Vin与参考电压REF进行比较，并根据所述比较结果确定所输出的第一使能信号和第二使能信号的值，所述第一使能信号EN与所述第二使能信号ENB互为反相。具体来讲，在所述第一输入端的滤波电压Vin大于所述第二输入端的参考电压REF时，所述第一输出端输出低电平的第一使能信号EN，所述第二输出端输出高电平的第二使能信号ENB;在所述第一输入端的滤波电压Vin低于所述第二输入端的参考电压REF时，所述第一输出端输出高电平的第一使能信号EN，所述第二输出端输出低电平的第二使能信号ENB。另外，在本实施例中，所述参考电压REF可以根据半导体电路中所应用的电源电压的大小而自适应地设置。在实际应用中，RC滤波电路31中的第一电阻Rl和第二电阻R2 的比例关系、参考电压REF可以根据所述去耦控制电路所应用的半导体电路的电源布局环境而设定。所述去耦电路包括第一去耦支路、第二去耦支路、以及位于所述第一去耦支路和所述第二去耦支路之间的第三通路开关。所述第一去耦支路包括作为第一去耦电容的MOS管电容33和作为第一通路开关的匪OS晶体管34，MOS管电容33与匪OS晶体管34串联。具体地，MOS管电容33的栅极与所述电源电压端连接，MOS管电容33的源、漏极与NMOS晶体管34的漏极连接，NMOS晶体管34的栅极接收第一使能信号，NMOS晶体管34的源极与所述接地电压端连接。在本实施例中，作为第一去耦电容的MOS管电容33的栅极氧化层厚度可以根据所述去耦控制电路所应用的半导体电路的电源布局环境而有不同的选择。所述第二去耦支路包括作为第二去耦电容的MOS管电容35和作为第二通路开关的PMOS晶体管36，MOS管电容35与PMOS晶体管36串联。具体地，PMOS晶体管36的栅极接收第二使能信号，PMOS晶体管36的源极与所述电源电压端连接，PMOS晶体管36的漏极与MOS管电容35的栅极连接，MOS管电容35的源、漏极与所述接地电压端连接。在本实施例中，作为第二去耦电容的MOS管电容35的栅极氧化层厚度可以根据所述去耦控制电路所应用的半导体电路的电源布局环境而有不同的选择。所述第三通路开关为CMOS传输门37，包括对称设置的NMOS晶体管371和PMOS晶体管372，即NMOS晶体管371的源极与PMOS晶体管372的源极连接作为一端，NMOS晶体管 371的漏极与PMOS晶体管372的漏极连接作为另一端，CMOS传输门37的一端与作为第一去耦电容的MOS管电容33的源、漏极连接，其另一端则与作为第二去耦电容的MOS管电容 35的栅极连接。另外，CMOS传输门37受第一使能信号EN和第二使能信号ENB控制，具体地，其中的NMOS晶体管371的栅极接收第二使能信号ENB，PMOS晶体管372的栅极接收第一使能信号EN。对于图3所示的去耦控制电路，在电源电压VDD为不同大小时，作为通路开关的 MOS管和/或CMOS传输门会作出相应的通断动作，使得两个去耦电容33、35实现串联或并联的电路连接形式。具体地，当所述电源电压端的电源电压VDD为高电压时，经过RC滤波电路滤波后的滤波电压Vin传输到比较器32的第一输入端，经比较发现，由于第一输入端的滤波电压Vin要大于第二输入端的参考电压REF，因此比较器32输出的第一使能信号EN 为低电平，输出的第二使能信号ENB为高电平；受第一使能信号EN控制的NMOS晶体管34 关断，受第二使能信号ENB控制的PMOS晶体管36关断，受第一使能信号EN控制PMOS晶体管372和受第二使能信号ENB控制NMOS晶体管371构成的CMOS传输门37开通；这样，作为第一去耦电容的MOS管电容33和作为第二去耦电容的MOS管电容35串联于所述电源电压端和所述接地电压端之间，能满足高电压的可靠性要求。同理，当所述电源电压端的电源电压VDD为低电压时，经过RC滤波电路滤波后的滤波电压Vin传输到比较器32的第一输入端，经比较发现，由于第一输入端的滤波电压Vin 要小于第二输入端的参考电压REF，因此比较器32输出的第一使能信号EN为正，输出的第二使能信号ENB为负；受第一使能信号EN控制的NMOS晶体管34开通，受第二使能信号 ENB控制的PMOS晶体管36开通，受第一使能信号EN控制PMOS晶体管372和受第二使能信号ENB控制NMOS晶体管371构成的CMOS传输门关断；这样，具有作为第一去耦电容的MOS 管电容33的第一去耦支路导通，具有作为第二去耦电容的MOS管电容35的第二去耦支路导通，所述第一去耦支路和所述第二去耦支路并联于所述电源电压端和所述接地电压端之间，能确保去耦电路具有较高的灵敏度。本发明的去耦控制电路，设置了两个去耦电容以及多个通路开关，可以根据电源电压的大小而控制所述各通路开关的开通和/或关断，实现所述两个去耦电容的串联(在电源电压较高时)或并联(在电源电压较低时)。当两个去耦电容的栅极氧化层较薄时，所述去耦控制电路不仅能适用于不同电源电压的状况，提高了去耦控制电路的去耦效率，还具有较高的灵敏度。 本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
权利要求
1.一种去耦控制电路，其特征在于，包括连接至第一电源电压的第一电源端和连接至第二电源电压的第二电源端；控制信号产生电路，与所述第一电源端连接，用于将所述第一电源端的第一电源电压与参考电压进行比较，并根据所述比较结果确定所输出的第一使能信号和第二使能信号的值，所述第一使能信号与所述第二使能信号互为反相；去耦电路，包括具有第一去耦电容和第一通路开关的第一去耦支路、具有第二去耦电容和第二通路开关的第二去耦支路、以及位于所述第一去耦支路和所述第二去耦支路之间的第三通路开关；所述第一去耦电容和所述第一通路开关串联于所述第一电源端和所述第二电源端之间，所述第一通路开关受所述第一使能信号控制来实现通断；所述第二去耦电容和所述第二通路开关串联于所述第一电源端和所述第二电源端之间，所述第二通路开关受所述第二使能信号控制来实现通断；所述第三通路开关与所述第一去耦电容的第二电极和所述第二去耦电容的第一电极连接，所述第三通路开关受所述第一使能信号和所述第二使能信号控制来实现所述第一去耦电容和所述第二去耦电容的通断。
2.如权利要求1所述的去耦控制电路，其特征在于，还包括滤波单元，所述滤波单元用于对所述第一电源端的第一电源电压进行滤波后输出至所述控制信号产生电路。
3.如权利要求2所述的去耦控制电路，其特征在于，所述滤波单元为RC滤波电路，包括第一电阻、第二电阻和电容，所述第一电阻的第一端与所述第一电源端连接，所述第一电阻的第二端与所述第二电阻的第一端连接，所述第二电阻的第二端与所述第二电源端连接， 所述电容的第一端与所述第一电阻的第二端和所述第二电阻的第一端连接，所述电容的第二端与所述第二电源端连接，所述第一电阻的第二端作为滤波信号的输出端。
4.如权利要求3所述的去耦控制电路，其特征在于，所述控制信号产生电路包括比较器，所述比较器的第一输入端与所述滤波单元的输出端连接，所述比较器的第二输入端与参考电压连接，所述比较器的第一输出端输出第一使能信号，所述比较器的第二输出端输出第二使能信号；在所述第一输入端的电压大于所述第二输入端的电压时，所述第一输出端输出低电平的第一使能信号，所述第二输出端输出高电平的第二使能信号；在所述第一输入端的电压低于所述第二输入端的电压时，所述第一输出端输出高电平的第一使能信号，所述第二输出端输出低电平的第二使能信号。
5.如权利要求1所述的去耦控制电路，其特征在于，所述第一去耦电容为MOS管电容， 所述第一通路开关为NMOS晶体管；作为第一去耦电容的所述MOS管电容的栅极与第一电源端连接，作为第一去耦电容的所述MOS管电容的源、漏极与所述第三通路开关和所述NMOS 晶体管的漏极连接，所述NMOS晶体管的栅极接收第一使能信号，所述NMOS晶体管的源极与所述第二电源端连接。
6.如权利要求1所述的去耦控制电路，其特征在于，所述第二通路开关为PMOS晶体管， 所述第二去耦电容为MOS管电容；所述PMOS晶体管的栅极接收第二使能信号，所述PMOS晶体管的源极与所述第一电源端连接，所述PMOS晶体管的漏极与作为第二去耦电容的所述 MOS管电容的栅极和所述第三通路开关连接，作为第二去耦电容的所述MOS管电容的源、漏极与所述第二电源端连接。
7.如权利要求1所述的去耦控制电路，其特征在于，所述第三通路开关为CMOS传输门， 包括对称设置的NMOS晶体管和PMOS晶体管，所述CMOS传输门的两端分别与所述第一去耦电容的第二电极和所述第二去耦电容的第一电极连接。
8.如权利要求1所述的去耦控制电路，其特征在于，第一电源电压为电源电压，所述第二电源电压为接地电压。
9.一种包括如权利要求1 8中任一所述去耦控制电路的半导体电路，其特征在于， 所述半导体电路还包括逻辑电路，所述逻辑电路位于所述第一电源端和所述第二电源端之间。
全文摘要
一种去耦控制电路及半导体电路，去耦控制电路包括第一电源端和第二电源端；控制信号产生电路，根据第一电源端的第一电源电压与参考电压进行比较，输出第一使能信号和第二使能信号；第一去耦电容和第一通路开关串联于第一电源端和第二电源端之间；第一通路开关受第一使能信号控制；第二电容和第二通路开关串联于第一电源端和第二电源端之间；第二通路开关受第二使能信号控制；第三通路开关位于第一去耦电容和第二去耦电容之间；第三通路开关受第一使能信号和第二使能信号控制。本发明设置至少两个去耦电容和多个通路开关，通过两个去耦电容串联和/或并联，能适用于不同大小电源电压的状况，确保了去耦控制电路的去耦效率和灵敏度。
文档编号G11C5/14GK102298957SQ20101021794
公开日2011年12月28日 申请日期2010年6月23日 优先权日2010年6月23日
发明者杨光军 申请人:上海宏力半导体制造有限公司