专利名称：一种避免双端口存储器访问冲突的控制电路的制作方法
技术领域：
本实用新型属于一种避免访问冲突的控制电路，特别是一种避免双端口存储器访问冲突的控制电路。
背景技术：
随着计算机应用领域的不断扩大，处理的信息量越来越多，对存储器的工作速度和容量要求也越来越高。此外，因CPU的功能不断增强，I/O设备的数量不断增多，致使主存的存取速度已成为计算机系统的瓶颈。可见，提高访存速度也成为迫不及待的任务。为了使CPU不致因为等待存储器读写操作的完成而无事可做，可以采用并行操作的双端口存储器。参见图1，双端口存储器是指同一个存储器具有两组相互独立的读写控制线路，由于进行并行的独立操作，是一种高速工作的存储器。目前，在ASIC及FPGA中，存储器编译器生成的双端口存储器对双端口存储器两侧的访问有时序要求，在两侧同时写同一个地址单元时，两个端口同时存取存储器同一存储单元时，便发生读写冲突，会导致该单元内容为不确定值。
实用新型内容为了解决现有技术中的问题，本实用新型提供一种可以有效解决双口存储器访问冲突的控制电路，减轻后端物理实现的时序收敛的压力。本实用新型的技术方案是一种避免双端口存储器访问冲突的控制电路，包括双端口存储器，其特殊之处在于还包括a侧访问控制逻辑单元、b侧访问控制逻辑单元和访问竞争控制逻辑单元；所述a侧访问控制逻辑单元的输出端与双端口存储器的a侧输入端连接；所述b侧访问控制逻辑单元的输出端与双端口存储器的b侧输入端连接；所述访问竞争控制逻辑单元分别与所述a侧访问控制逻辑单元和b侧访问控制逻辑单元的输出端连接。上述访问竞争控制逻辑单元包括地址比较单元、状态跳转单元、输出控制电路以及触发器；所述地址比较单元的输出端与状态跳转电路的第一输入端连接；所述触发器的第一输入D端与状态跳转单元连接；所述触发器的输出Q端同时与状态跳转单元和输出控制电路的输入端连接；所述输出控制电路的输出端与双端口存储器的输入端连接。本实用新型的避免双端口存储器访问冲突的控制电路，通过判断另一侧当前的访问地址，产生正在访问标志，使本次访问等待一个周期，错开两次访问，避免了访问冲突带来的数据的不确定性，可以有效解决双口存储器访问冲突的方法，减轻了后端物理实现的时序收敛的压力，可以广泛用于ASIC及FPGA设计。
图1为现有技术的双端口存储器的电路连接示意图；图2为本实用新型的电路示意图；[0010]图3为本实用新型的实施例示意图。
具体实施方式
参见图2至图3，本实用新型的一种避免双端口存储器访问冲突的控制电路，包括双端口存储器，双端口存储器包括a侧端口和b侧端口，在双端口存储器上还设置有a侧访问控制逻辑单元、b侧访问控制逻辑单元和访问竞争控制逻辑单元；a侧访问控制逻辑单元的输出端与双端口存储器的a侧输入端连接；b侧访问控制逻辑单元的输出端与双端口存储器的b侧输入端连接；访问竞争控制逻辑单元分别与所述a侧访问控制逻辑单元和b侧访问控制逻辑单元的输出端连接；其中a侧访问控制逻辑单元和b侧访问控制逻辑单元的连接结构可以相同，且可采 用现有技术的连接结构，访问竞争控制逻辑单元包括地址比较单元、状态跳转单元、输出控制电路以及触发器；地址比较单元的输出端与状态跳转电路的第一输入端连接；触发器的第一输入D端与状态跳转单元连接；触发器的输出Q端同时与状态跳转单元和输出控制电路的输入端连接；输出控制电路的输出端与双端口存储器的输入端连接。本实用新型为用户提供了一个互斥访问存储器同一单元的机制。当从DPRAM的a、 b两端同时访问同一存储单元时，只允许从一端访问该存储单元，在双端口两侧不同时对同一单元或者同时对不同单元进行访问时，由其访问控制逻辑单元控制读写操作行为，不会出现随机结果和不确定值；当双端口存储器两侧同时访问同一单元时由访问竞争控制逻辑单元来根据情况来控制两侧的读写行为。首先由地址比较单元对从a侧和b侧输入进行比较判断两端的访问信号是否属于同一地址，若不相同，则直接由a侧访问控制逻辑单元和b 侧访问控制逻辑单元的状态跳转单元进行逻辑控制驱动a侧、b侧的输入端进行读写操作； 若相同，确定属于a侧读，b侧写，还是a侧写、b侧读，或者是a侧、b侧均是读或均是写的情况，则访问竞争控制逻辑单元进行运作驱动其状态跳转单元驱动b侧从CE、WE端输入信号，将待写的数据写入对应的存储器的对应的存储单元，同时，给a侧忙碌信号，然后撤销b 侧的输入信号和a侧的忙碌信号，驱动a侧的输入信号，a侧取走b侧写入存储器的数据。 其中驱动的过程是通过逻辑电路控制来实现的，如当空闲状态时，三个寄存器的Q端的值为“000”。当两侧访问地址相同时，match匹配信号值为‘1，且a侧读，b侧写时，经由状态跳转单元输出“100”至触发器的触发端D端，即Q端下一个时钟周期状态跳转为“100”，当Q 端为100时，输出控制电路会控制B侧的片选CE、写使能TO有效，从而完成B侧的写操作。 下一个时钟周期Q端会跳转为“101”，此时输出控制电路会控制A侧的CE、TO发起读操作， 同时撤销B侧的CE、WE和A侧BUSY。随后的一个时钟周期Q端会跳转为“011”，此时输出驱动电路会保持A侧CE、TO以确保A侧读走数据。再下一个时钟周期Q端会跳转为空闲状态“000”，此时输出驱动电路会撤销A侧CE、TO。同理，a侧写b侧读时跳转驱动条件以此类推。这样实现了 a侧和b侧的访问协调，避免了冲突访问。
权利要求1.一种避免双端口存储器访问冲突的控制电路，包括双端口存储器，其特征在于还包括a侧访问控制逻辑单元、b侧访问控制逻辑单元和访问竞争控制逻辑单元；所述a侧访问控制逻辑单元的输出端与双端口存储器的a侧输入端连接；所述b侧访问控制逻辑单元的输出端与双端口存储器的b侧输入端连接；所述访问竞争控制逻辑单元分别与所述a侧访问控制逻辑单元和b侧访问控制逻辑单元的输出端连接。
2.根据权利要求1所述的避免双端口存储器访问冲突的控制电路，其特征在于所述访问竞争控制逻辑单元包括地址比较单元、状态跳转单元、输出控制电路以及触发器；所述地址比较单元的输出端与状态跳转电路的第一输入端连接；所述触发器的第一输入D端与状态跳转单元连接；所述触发器的输出Q端同时与状态跳转单元和输出控制电路的输入端连接；所述输出控制电路的输出端与双端口存储器的输入端连接。
专利摘要本实用新型的一种避免双端口存储器访问冲突的控制电路，包括双端口存储器、a侧访问控制逻辑单元、b侧访问控制逻辑单元和访问竞争控制逻辑单元；所述a侧访问控制逻辑单元的输出端与双端口存储器的a侧输入端连接；所述b侧访问控制逻辑单元的输出端与双端口存储器的b侧输入端连接；所述访问竞争控制逻辑单元分别与所述a侧访问控制逻辑单元和b侧访问控制逻辑单元的输出端连接。本实用新型通过判断另一侧当前的访问地址，产生正在访问标志，使本次访问等待一个周期，错开两次访问，避免了访问冲突带来的数据的不确定性，可以有效解决双口存储器访问冲突的方法，减轻了后端物理实现的时序收敛的压力。
文档编号G11C7/22GK201975085SQ20102069636
公开日2011年9月14日 申请日期2010年12月31日 优先权日2010年12月31日
发明者唐寅龙, 田泽, 蔡叶芳, 许宏杰, 赵强, 郭蒙 申请人:中国航空工业集团公司第六三一研究所