专利名称：用于半导体存储器中的时序控制的数字dll的制作方法
技术领域：
公开的系统和方法涉及半导体存储器。更具体地，该公开的系统和方法涉及多个嵌入式动态随机存储器(eDRAM)模块的时序控制。
背景技术：
技术规模的降低使大量系统部件处在单个的芯片上。从65nm以下，计算芯片和网络芯片包括多个核心，这要求每个芯片都具有大量存储器。考虑到高速随机存取的需求，静态随机存储器(“SRAM”)经常是第一选择。然而，随着片上存储器密度的増大，每个晶体管 増加的泄漏能量使得SRAM不再那么具有吸引力。同时，エ艺的波动也对SRAM単元的稳定性产生影响并且减小了静态噪音容限(尤其是在低电压处)。在带有嵌入式存储器的、对大功率敏感的设计中，系统设计者转而采用嵌入式DRAM，因为嵌入式DRAM密度较大，所以在待机模式下具有较少的功率消耗并且可以具有更好的低电压操作性。
发明内容
为了解决现有技术中所存在的问题，根据本发明的ー个方面，提供了一种半导体存储器，包括延迟锁定环(DLL)，被配置为基于时钟信号生成至少ー个时间码；以及至少一个存储器件，与所述DLL相连接，所述存储器件包括解码器，被配置为从所述DLL接收所述至少ー个时间码；至少ー个延迟元件，被配置为从所述解码器接收经过解码的时间码，并且提供相位延迟信号作为响应，相位多路复用器/混频器电路，被配置为基于所述时钟信号以及从所述至少一个延迟元件接收到的所述相位延迟信号生成控制信号，以及存储器阵列，被配置为从所述相位混频器电路中接收所述控制信号。在该半导体存储器中，所述至少一个延迟元件包括第二延迟器件，具有与第一延迟器件的输出端相连接的输入端，第一类型的第一晶体管，具有漏极，与第一节点、所述第一延迟器件的所述输出端，以及所述第二延迟器件的所述输入端相连接，所述第一晶体管的源极，与具有与所述第二延迟器件的输出端相连接的输入端的第三延迟器件的输出端相连接，以及所述第一类型的所述第一晶体管的栅极，被配置为接收所述经过解码的时间码中的位，并且改变所述第一晶体管的状态作为响应，其中，所述至少一个延迟元件被配置为能够通过改变所述第一类型的所述第一晶体管的状态来调节所述第一节点的电容，从而更改所述至少ー个延迟元件的延迟时间。在该半导体存储器中，所述经过解码的时间码包括多个位，并且所述至少ー个延迟元件包括所述第一类型的多个第一晶体管，所述第一类型的所述多个第一晶体管中的每ー个都具有相应的漏扱，与所述第一节点相连接，相应的源扱，与所述第三延迟器件的所述输出端相连接，以及相应的栅极，被配置为接收所述经过解码的时间码的多个位中的相应的一位，并且基于所述位的值改变状态。在该半导体存储器中，所述多个第一晶体管包括所述第一晶体管，所述至少ー个延迟元件进ー步包括所述第一类型的多个第二晶体管，被相互并联地设置，使得每ー个都具有漏极，与所述第一节点相连接，源极，与所述第三延迟器件的所述输出端相连接，以及栅极，被配置为接收所述经过解码的时间码的相同位，所述第一类型的所述多个第一晶体管的数量等于所述第一类型的所述多个第二晶体管的数量。在该半导体存储器中，所述第一类型的所述多个第二晶体管中的每ー个的所述栅极接收到的所述位是所述经过解码的时间码的最高有效位，所述第一类型的所述多个第一晶体管的所述栅极接收到的每个相应的位都是所述经过解码的时间码的最低有效位。在该半导体存储器中，所述多个第一晶体管包括所述第一晶体管，所述至少ー个延迟元件进ー步包括第二类型的多个第一晶体管，每ー个都具有漏极，与所述第一节点相连接，源极，与所述第三延迟器件的所述输出端相连接，以及栅极，被配置为接收多个互补位中相应的ー个，所述多个互补位中的每ー个都与所述经过解码的时间码的中一个相应的位反相。在该半导体存储器中，所述DLL向多个存储器件中的每ー个提供所述至少ー个时间码，所述多个存储器件中的每ー个都被配置为基于从所述DLL接收到的所述时间码生成内部控制信号。 在该半导体存储器中，所述DLL包括至少ー个延迟元件，所述DLL的所述至少ー个延迟元件包括输入节点，与第一延迟器件的输入端相连接，第二延迟器件，具有与所述第一延迟器件的输出端相连接的输入端，第一类型的第一晶体管，具有漏极，与第一节点、所述第一延迟器件的所述输出端、以及所述第二延迟器件的所述输入端相连接，所述第一晶体管的源极，与具有与所述第二延迟器件的输出端相连接的输入端的第三延迟器件的输出端相连接，以及所述第一类型的所述第一晶体管的栅极，被配置为接收所述经过解码的时间码的位，并且改变状态作为响应，其中，所述至少一个延迟元件被配置为能够通过改变所述第一类型的所述第一晶体管的状态来调节所述第一节点的电容，从而更改所述至少ー个延迟元件的延迟时间。根据本发明的另一方面，提供了一种半导体存储器，包括延迟锁定环(DLL)，被配置为基于时钟信号生成时间码；以及多个存储器件，与所述DLL相连接，所述多个存储器件中的每ー个都被配置为生成内部控制信号，从而基于从所述DLL接收到的所述时间码来操作存储器阵列。在该半导体存储器中，所述存储器件中的每ー个都包括第一温度计解码器，被配置为从所述DLL接收所述时间码，并且生成包括多个位的经过解码的时间码，多个第一延迟元件，每个都被配置为接收所述经过解码的时间码的多个位，并且提供相位延迟信号作为响应，相位多路复用器/混频器电路，被配置为基于所述时钟信号以及从所述多个延迟元件中接收到的所述相位延迟信号生成所述内部控制信号。在该半导体存储器中，所述DLL包括第二温度计解码器，被配置为接收所述时间码，并且生成包括多个位的经过解码的第二时间码，多个第二延迟元件，每个都被配置为接收所述经过解码的第二时间码的所述多个位，并且提供相位延迟信号作为响应；以及电路，被配置为基于所述相位延迟信号输出所述时间码。在该半导体存储器中，每个所述延迟元件都包括输入节点，与第一反相器的输入端相连接，第二反相器，具有与所述第一延迟器件的输出端相连接的输入端以及与第三反相器相连接的输出端，第一类型的多个第一晶体管，所述第一类型的多个第一晶体管中的每ー个都具有相应的漏扱，与被设置在与所述第一反相器的输出端和所述第二反相器的输入端之间的第一节点相连接，相应的源极，与所述第三反相器的输出端相连接，以及相应的栅极，被配置为接收所述经过解码的时间码的所述多个位中的一位，其中，每个延迟元件都被配置为能够通过改变所述第一类型的所述多个第一晶体管中的至少ー个的状态来调节所述第一节点的电容，从而更改所述延迟元件的延迟时间。在该半导体存储器中，每个延迟元件包括所述第一类型的多个第二晶体管，每个都具有漏极，与所述第一节点相连接，源极，与所述第三反相器的输出端相连接，以及栅极，被配置为接收所述经过解码的时间码的相同位，所述第一类型的所述多个第一晶体管的数量与所述第一类型的所述多个第二晶体管的数量相等。在该半导体存储器中，每个延迟元件都包括第二类型的多个第一晶体管，每个都具有漏极，与所述第一节点相连接，源极，与所述第三反相器的输出端相连接，以及栅扱，被配置为接收多个互补位中相应的ー个，所述多个互补位中的每ー个都与所述经过解码的时间码的所述多个位中的一个相应的位反相。根据本发明的又一方面，提供了ー种方法，包括在延迟锁定环(DLL)电路中基于在所述DLL电路接收到的时钟信号生成时间码；向多个存取器件中的每ー个都提供所述时间码；基于所述多个存储器件中的每ー个的所述时间码生成内部控制信号；以及基于所述多个存储器件中相应的ー个产生的所述控制信号来操作所述多个存储器件中的至少ー个中的存储器阵列，其中，所述存储器阵列设置在所述多个存储器件中。在该方法中，生成所述时间码的步骤包括在多个延迟元件中的每ー个中接收时钟信号通过所述多个延迟元件中的每ー个来延迟所述时钟信号，从而生成相位延迟时钟 信号检测所述时钟信号和所述延迟的时钟信号的相位延迟，并且生成所述时间码作为响应。在该方法中，生成所述内部控制信号包括接收定时信号，所述定时信号基于在具有与第二反相器的输入端相连接的输出端的第一反相器的输入端处的所述时钟信号，响应于在具有与所述节点相连接的漏极的晶体管的栅极处接收到信号，调节设置在所述第一反相器的输出端和所述第二反相器的输入端之间的节点的电容，从所述第二反相器的输出端输出所述相位延迟定时信号，以及基于所述相位延迟定时信号生成所述内部控制信号。在该方法中，所述晶体管的所述栅极处的信号对应于经过解码的时间码的ー个位。在该方法中，生成所述内部控制信号包括接收定时信号，所述定时信号基于在具有与第二反相器的输入端相连接的输出端的第一反相器的输入端处的所述时钟信号，将所述时间码解码，从而提供包括多个第一位的经过解码的时间码，在多个第一晶体管中的每一个的栅极处接收所述经过解码的时间码的所述多个第一位中相应的ー个，在多个第二晶体管的栅极处接收所述经过解码的时间码的所述第一多个位中相同的ー个，从所述第二反相器的输出端输出所述相位延迟定时信号，以及基于所述相位延迟定时信号生成所述内部控制信号。在该方法中，在所述多个第一晶体管的栅极处和所述多个第二晶体管的栅极处接收到的位改变了所述晶体管的状态，从而调节了设置在所述第一反相器的输出端和所述第ニ反相器的输入端之间的节点的电容，所述节点与所述多个第一晶体管和所述多个第二晶体管中的每ー个的漏极都相连接。
图I是半导体存储器的一个实例的结构图；图2示出根据图I中所示的半导体存储器的延迟元件的一个实例；图3示出根据图I中所示的半导体存储器的多路复用器/混频器电路的ー个实例；图4是图示出了图I、图2、和图3中示出的半导体存储器的操作方法的一个实例的流程
图5是示出通过温度计解码器提供给延迟元件的晶体管栅极的时间码(timingcode)和对应的经过解码的时间码信号的一个实例的表格。图6是示出了通过多个延迟元件的延迟与根据图5用于不同PVT条件的时间码之间的关系的曲线图。
具体实施例方式公开的系统和方法有利地使嵌入式动态随机存储器(“eDRAM”)能够在低电压下高速运行，从而减小泄漏功率，但仍能够保留存储数据。经过改进的半导体存储器的时序电路通过使用诸如全数字延迟锁定环(“ADDLL”)的延迟锁定环(“DLL”)，在广泛的エ艺、电压以及温度(“PVT”)条件范围内运行，该延迟锁定环产生用于改变多个与DLL相连接的eDRAM宏中的时序延迟的数字码。该DLL通过延迟线来调节传播，从而通过改变被传送给每个eDRAM宏的时间码来匹配时钟周期，使得每个eDRAM都以相同的方式调节并且使时序控制与PVT条件无关。这种方法使所有内部延迟都与时钟周期成成正比，甚至是在低电压运行时也是如此。图I示出了半导体存储器100的结构的ー个实例，该半导体存储器包括对ー定数量(K个)嵌入式动态随机存储器(“eDRAM”)宏器件104-1、104-2、104_K(整体被称作“eDRAM器件104”或“eDRAM宏器件104”)的时序进行控制的DLL 102。数字DLL 102包括多个相互串联相连接的延迟元件，106-1,106-2,.. .，106-N(整体被称作“延迟元件106”)，其中，序列中的第一个延迟元件106-1在其输入端接收时钟信号CLK。延迟元件的序列中的最后的延迟元件(106-N)的输出端向相位检测器108输出相位延迟的定时信号(timingsignal)。相位检测器108的ー个或多个输出端与升序/降序计数器110相连接，该计数器的输出端与温度计解码器112相连接并且与每个eDRAM宏模块104中的触发器114相连接。温度计解码器112的提供时间码的输出端还与每个eDRAM块104中的输入寄存器114相连接。除输入寄存器114以外，每个eDRAM模块104都包括时钟发生器116，该时钟发生器在一个输入端接收时钟信号(CLK)并且在第二个输入端接收使能信号(EN)。时钟发生器116的输出端与串联相连接的N个延迟元件106的第一个延迟元件106-1相连接。每个eDRAM器件104中的每个延迟元件106还从与触发器114的输出端相连接的温度计解码器118的输出端中接收信号。每个eDRAM器件104的延迟元件106-1、106-2，….，106-3 (整体被称为106)向相位多路复用器/混频器电路120输出信号，该相位多路复用器/混频器电路还接收可以被存储在存储器中或被预编程的时序设定。相位多路复用器/混频器电路120具有多个成对地与多个触发器122相连接的输出端。每个触发器122都与DRAM存储器阵列124相连接并且提供用于操作阵列124的控制定时信号。DLL 102和eDRAM器件104的每个延迟元件106都可以具有相同的结构，使得经过DLL 102的延迟元件106的传播时间与经过eDRAM器件104的延迟元件106的传播时间相同。在一些实施例中，延迟元件106具有如图2中所示的结构。如图2所示,延迟元件106包括作为延迟器件的反相器126以及作为反馈电平预充电器件(feedback levelpre-charge device)的三态反相器128。反相器126和三态反相器128接收时钟信号(CLK)、来自前面的延迟元件106中的信号、或根据延迟元件106在半导体存储器100中的所处位置的来自时钟发生器116的延迟时钟信号。例如，如果延迟元件106是ADDLL 102的延迟元件106-1，那么反相器126、128接收时钟信号CLK。如果延迟元件106是eDRAM器件104的延迟元件106序列中的第一个延迟元件，那么反相器126、128从时钟发生器116中接收延迟时钟输出。如果延迟元件106是延迟元件序列中的第二个、第三个、第四个、或随后的延迟元件，那么反相器126、128接收延迟器件序列中的前面的延迟元件106的信号 输出。延迟器件126的输出端与节点CAP相连接，该节点与延迟器件130的输入端相连接。三态反相器128的输入端与节点132相连接，该节点与延迟器件130的输出端和反相器134的输入端相连接。串联相连接的反相器134和136被用作非反相缓冲器并且从延迟元件106中向相位多路复用器/混频器电路120或向相位检测电路108提供信号。例如，如果延迟元件106是数字DLL 102的其中一个延迟元件，那么延迟器件136的输出端与相位检测电路108相连接，而如果延迟元件106是eDRAM宏104的其中一个延迟元件，那么延迟器件136的输出端与相位多路复用器/混频器132相连接。三态反相器128的输出端与节点COM相连接，该节点与晶体管138_0:138_1 (整体被称作“晶体管138”)、140-0:140-1 (整体被称作“晶体管140”)、142-0:142_M(整体被称为“晶体管142”)以及144-0:144-1(整体被称为“晶体管144”)相连接，这些晶体管相互并联地设置并且每个都具有其相应的与节点CAP相连接的漏扱。晶体管138和140的数量(L)取决于从温度计解码器112和118中输出的最低有效位(“LSB”)的数量，其中，參考字符为“I”等于L-1。例如，温度计码发生器110和118可以提供8位输出信号，例如，SO [I: O] = SO [7:0]，在这种情况下，晶体管138和140的数量L是8，而I等于7。本领域的技术人员可以理解，从该温度计编码发生器110和118中输出的LSB的数量可以小于或大于8。每个晶体管138 (可以是NMOS晶体管)都具有其相应的、与温度计解码器112或118的输出端的其中一个相连接的栅极，该栅极与由温度计解码器112、118输出的其中一个LSB相对应，从而通过输出信号SO [I: O]的其中ー个控制晶体管的导通和截止。类似地，每个晶体管140 (NWiPMOS晶体管)被配置为接收由温度计解码器112或118通过反相器146输出的其中ー个信号的互补信号(complementary signal),从而通过信号SOb [I: O]中的一个控制晶体管140的导通和截止。晶体管142-0:142-m(整体被称为“晶体管142”)和144-0:144_m(整体被称为“晶体管144”)的数量M基于由温度计码解码器110、118输出的最高有效位(“MSB”)的数量，该数量的參考符号“m”等于M-1。例如，晶体管142可以包括五个晶体管(M = 5)，每个晶体管142-0:142-4都具有相应的与由温度计解码器112或118输出的5条线路中的其中一条相连接的栅极，从而通过输出信号Sl[4:0]中的其中一个控制晶体管142的导通和截止。本领域的技术人员可以理解，MSB的数量可以小于或大于5。类似地，每个晶体管144 (可以是PMOS晶体管)都被配置为接收由温度计解码器112或118通过反相器148输出的其中ー个信号的互补信号，从而通过信号Slb[4:0]中的其中一个控制晶体管144的导通和截止。晶体管142的每个相应的晶体管142-0:142-m还可以包括与由温度计编码器112或118输出的LSB的数量相等的一定数量(L个)晶体管，从而使每个晶体管142-0:142-m都具有与LSB数量相等的有效尺寸。例如，如果存在8个LSB(L = 8)、晶体管138、140、5个MSB (M = 5)以及晶体管142、144，那么晶体管142-0:142_m中的每ー个都包括8个(L = 8)相互并联设置的晶体管。包括晶体管142-0:142-m的晶体管中的每ー个的尺寸都与晶体管138的尺寸相同。提供晶体管138、140，其中，相互并联设置的晶体管数量等于LSB数量，从而能够有利地使半导体存储器100的延迟线具有如下更详细地描述的改进的操作线性(lineraity of operation)。图3示出根据图I所示的半导体存储器的多路复用器/混频器电路120的ー个实例。如图3所示，多路复用器/混频器电路120包括多个多路复用器150-1、150-2以及、150-K(整体被称为“多路复用器150”或“混频器150”)，其中每个都被配置用于从eDRAM器件104的延迟元件106接收ー个或多个信号。尽管示出了 3个混频器150，但本领域技术人员可以理解，混频器的数量K可以大于或小于3。K个混频器150的每ー个都被配置为接收由N个延迟元件106的反相器136输出的N个信号中的每ー个。每个多路复用器/混频器150还从控制寄存器(未示出)中接收J个时序设定，其中，J是大于或等于I的整数。每个混频器150都具有与图I所示的触发器122的输入端的其中一个相连接的输出端。根据图I-图4对半导体存储器的操作进行的描述，其中，图4是示出半导体存储器100的操作方法400的一个实例的流程图。在框402中，ADDLL 102响应于接收到的时钟信号CLK生成时间码。所生成的时间码作为通过延迟线而延迟的时钟信号CLK的相位校准結果，该延迟线包括带有输入时钟信号CLK的ADDLL 102的N个延迟元件106。虽然描述的是操作单个延迟元件106的方法，但本领域的技术人员可以理解，可以类似的或相同的方式操作姆个延迟元件106。例如，时钟信号在延迟元件106的输入端处被接收并且被输出给节点CAP，该节点被设置在延迟器件126的输出端和延迟器件130的输入端之间。晶体管138、140、142和144的每ー个都在其相应的栅极处接收从温度计解码器110中输出的多位的经过解码的温度计编码的一个相应的位，该栅极将晶体管138、140、142和144转换到导电的“导通”状态中或转换到电流基本上被阻止流经这些晶体管的“截止”状态中。图5是示出由被配置为提供13个输出信号的温度计解码器112 (或温度计解码器118)提供的各个信号中的一个实例的表格。如图5所示，当温度计解码器112的输出编码O时，信号S0
被设定为逻辑I或逻辑高，而信号SO[7:1]被设定为逻辑O或逻辑低。当只有信号so [O]被设定为逻辑I吋，那么晶体管138-0导通而晶体管138-1:138-7截止。类似地，由于延迟器件146向晶体管140的栅极提供了信号S0b[7:0]，因此晶体管140-0导通而晶体管140-1:140-7截止。由于每个晶体管142在其相应的栅极处接收的都是逻辑低，而每个晶体管144在其相应的栅极处接收的都是逻辑1，因此对于编码0-7而言，晶体管142和144都处于截止状态。对于编码8-15，晶体管142-0和144-0导通而晶体管142-1:142-4以及144-1:144-4截止。由于晶体管142-0在本实例中包括与LSB的数量(即，L)相等的8个晶体管，所以导通其中一个晶体管142的负载大约等于8个晶体管138的负载。类似地，导通其中一个晶体管144的负载大约等于8个晶体管140的负载。由于晶体管138、140、142和144被作为节点CAP、COM以及受控的电容器之间的传输门，所以节点CAP处的更大负载与更大的传播延迟相对应。例如，当处在延迟元件106中的所有晶体管138、140、142和144截止时，节点CAP的电容包括布线电容和结电容。当多个晶体管138、140、142和144中的其中一个导通吋，该电容通过晶体管的通路被添加到节点CAP的电容中，这增加了反相器 126的负载。反相器126上所増加的负载增加了反相器126改变节点CAP处的电压所需的时间，这就増加了延迟元件106所提供的延迟。与编码7相对应的负载由8个晶体管138-0，, 138-7以及8个晶体管140-0，. . .，140-7产生，而与编码8相对应的负载由一个晶体管138-0、一个晶体管140-0、一个晶体管142-0以及ー个晶体管144-0产生。然而,例如,姆个晶体管142都由8个晶体管138构成，而每个晶体管144都由8个晶体管140构成。因此，与编码8相对应的负载等于9个晶体管138和9个晶体管140，即，从7到8的编码变化将负载变化了一个晶体管138和一个晶体管140。毎次的编码转变都导致大致相同数量的晶体管导通并且由此添加了相同量的延迟，使得时间码和延迟之间的关系大约呈线性。节点CAP处的信号被反相并且由延迟器件130输出并且作为输入被反馈给三态反相器128，该三态反相器将其输出端与节点COM相连接。延迟器件130的定时信号(即，延迟的时钟信号)在延迟元件106序列中的下一个延迟元件106的输入端处被接收。在延迟线(即，延迟元件106序列)的最后ー个延迟元件106中的延迟器件130的输出端与相位检测器108的输入端相连接。相位检测器电路108通过将相位延迟信号与时钟信号(CLK)相比较来识别每个相位延迟信号的相位移动。相位检测器108向升序/降序计数器110提供信号，从而识别从延迟元件106中所接收到的延迟信号的相位中是否存在错误。本领域的技术人员可以理解，这种延迟可以由电压、温度、和/或时钟频率的变化引起。响应于从相位检测器108接收到的信号，升序/降序计数器110生成了时间码。在框404中，时间码被提供给ー个或多个eDRAM宏器件104中的每ー个。时间码在每个eDRAM宏104中的寄存器114处被接收，响应于接收到的时钟信号(CLK)，每个eDRAM宏将时间码发送到温度计解码器118。时钟发生器116向延迟元件106-1提供时钟信号(CLK)，该延迟元件还从温度计解码器118中接收温度计编码。在框406中，姆个eDRAM宏命令104的延迟元件106生成多个相位延迟信号。这种延迟元件106为相位多路复用器/混频器电路120产生相位延迟信号的方式与上述关于ADDLL 102的延迟元件106的方法相同。例如，eDRAM宏104的第一个延迟元件106-1在其输入端处从时钟发生器116中接收时钟信号，并且在晶体管138、140、142和144的每个相应的栅极处从温度计解码器118中接收温度计编码。晶体管138、140、142和144的导通和截止通过增加节点CAP处的电容以及延迟元件106的延迟时间来改变延迟器件126上的负载。第一个延迟元件106-1向相位多路复用器/混频器电路120和下一个延迟元件106-2输出相位延迟信号。延迟元件106-2从延迟元件106-1接收定时信号(例如,前面的延迟元件中的相位延迟信号)并且重复上述エ艺。在此方式中，每个延迟元件106都向相位多路复用器/混频器电路120提供相位延迟信号，该多路复用器/混频器电路还接收用于eDRAM宏104的预编程的时序设定。多路复用器/混频器电路120选择出最佳的相位延迟信号供控制信号使用。例如，如果相位延迟信号之间的间隔过长，那么多路复用器/混频器电路120生成中间相位延迟，从而实现微调半导体存储器100的时序。基于图3所示出的每个混频器150所接收的时序控制设定来选择最佳的相位延迟信号。在框408中，通过触发器122生成内部控制信号。在一些实施例中，触发器122是同步RS触发器；然而，本领域的技术人员可以理解，还可以实现其他触发器或器件来生成用于DRAM存储器阵列124的内部控制信号。触发器122从多路复用器/混频器电路120 中接收到信号对并且向DRAM阵列提供控制信号用于操作框410中的阵列。每对信号中的ー个信号生成控制脉冲的前沿或上升沿，而该信号对中的另ー个信号产生出控制脉冲的后沿或下降沿。例如，作为读取操作的步骤，信号对可以导通/截止DRAM阵列124中的字线或读出放大器。在一些实施例中，ADDLL 102的时钟通常运行用于不断地跟踪电压和温度条件以及通过带有时钟周期的延迟线来调节传播延迟，但在待机状态下可以关闭eDRAM宏104的时钟。这样改进了用于电压、温度以及时钟变化的时间码的充足性并且减小了待机电流。在一些实施例中，DLL模块的区域小于eDRAM阵列区域的2%。实例设计、制造并且测试2. 25Mb的嵌入式动态随机存储器(“eDRAM”)宏。该eDRAM宏具有的结构包括32个标准的内存条，其中，每个都被构造成1184列(包括冗余列)和64行。所包括的第33个存储体(bank)(冗余存储体)用于16个独立的行修正。每个存储器单元都包括η-型存储晶体管和金属-绝缘体-金属(“ΜΙΜ” )电容器。288b数据端ロ具有分开的输入数据总线和输出数据总线。利用192个2. 25Mb的宏实例制造测试芯片，其中每8个eDRAM宏被分配一个内置式自测(“BIST”)模块。姆条延迟线都包括20个产生20个不同的时钟相位的延迟元件,使得相位到相位的延迟为时钟周期的百分之五(5% )。对于TT、1V和115°C的运行条件而言，一个编码步骤使每个相位的延迟大约变化了 2ps。时序精度被大约保持在时钟周期的百分之2. 5以内(2.5%)。当在750MHz下运行时，百分之2. 5(2. 5% )的时序精度大约等于在所有PVT条件中都设置有延迟的情况下的精度，即，33ps。在750MHz、115°C、和IV的条件下，时序电路提供了可靠的运行，并且功能性下降至O. 5V、0°C。图6是示出在各种PVT条件下经过根据图I-图3进行配置的延迟线的延迟的模拟结果的曲线图。如图6所示，由半导体存储器100的DLL 102所提供的每个不同编码的延迟相互之间都具有线性关系，从而证实，对于所有编码而言，传播延迟的增长大约是恒定的。
公开的半导体存储器有利地使eDRAM能够在保留存储数据的同时进行高速运行并且使其能够在低压下可靠地运行，从而减小了泄漏功率。另外，改进的半导体存储器的时序电路作用在广泛的エ艺、电压以及温度(“PVT”)条件范围内。在多个eDRAM宏之间共用DLL模块减小了 PVT的变化，使得内部的延迟甚至在低压运行时都与时钟周期呈正比。在一些实施例中，一种半导体存储器，包括延迟锁定环(DLL),被配置为基于时钟信号生成至少ー个时间码；以及至少ー个存储器件，与DLL相连接。该存储器件包括解码器，被配置为从DLL接收至少ー个时间码；至少ー个延迟元件，被配置为从解码器接收经过解码的时间码，并且提供相位延迟信号作为响应，相位多路复用器/混频器电路，被配置为基于时钟信号以及从至少ー个延迟元件接收到的相位延迟信号生成控制信号，以及存储器阵列，被配置为从相位混频器电路中接收控制信号。在一些实施例中，一种半导体存储器，包括延迟锁定环(DLL),被配置为基于时钟信号生成时间码；以及多个存储器件，与DLL相连接。多个存储器件中的每ー个都被配置为生成内部控制信号，从而基于从DLL接收到的时间码来操作存储器阵列。
在一些实施例中，ー种方法，包括在延迟锁定环(DLL)电路中基于在DLL电路接收到的时钟信号生成时间码；向多个存取器件中的每ー个都提供时间码；以及基于多个存储器件中的每ー个的时间码生成内部控制信号。基于多个存储器件中相应的ー个产生的控制信号来操作多个存储器件中的至少ー个中的存储器阵列，其中，存储器阵列设置在多个存储器件中。尽管已经根据示例性的实施例对半导体存储器以及操作方法进行了描述，但该半导体存储器以及操作方法并不局限于此。反而应该宽泛地解释所附的权利要求，使其包括半导体存储器以及操作方法的其他的、本领域技术人员可以在不背离该存储器以及方法的等效设置的范围和类别的情况下所产生的变化和实施例。
权利要求
1.一种半导体存储器，包括 延迟锁定环(DLL)，被配置为基于时钟信号生成至少ー个时间码；以及 至少ー个存储器件，与所述DLL相连接，所述存储器件包括 解码器，被配置为从所述DLL接收所述至少ー个时间码； 至少ー个延迟元件，被配置为从所述解码器接收经过解码的时间码，并且提供相位延迟信号作为响应， 相位多路复用器/混频器电路，被配置为基于所述时钟信号以及从所述至少一个延迟元件接收到的所述相位延迟信号生成控制信号，以及 存储器阵列，被配置为从所述相位混频器电路中接收所述控制信号。
2.根据权利要求I所述的半导体存储器，其中，所述至少一个延迟元件包括 第二延迟器件，具有与第一延迟器件的输出端相连接的输入端， 第一类型的第一晶体管，具有 漏扱，与第一节点、所述第一延迟器件的所述输出端，以及所述第二延迟器件的所述输入端相连接， 所述第一晶体管的源极，与具有与所述第二延迟器件的输出端相连接的输入端的第三延迟器件的输出端相连接，以及 所述第一类型的所述第一晶体管的栅极，被配置为接收所述经过解码的时间码中的位，并且改变所述第一晶体管的状态作为响应， 其中，所述至少一个延迟元件被配置为能够通过改变所述第一类型的所述第一晶体管的状态来调节所述第一节点的电容，从而更改所述至少一个延迟元件的延迟时间，并且其中，所述经过解码的时间码包括多个位，并且所述至少一个延迟元件包括所述第一类型的多个第一晶体管，所述第一类型的所述多个第一晶体管中的每ー个都具有 相应的漏扱，与所述第一节点相连接， 相应的源扱，与所述第三延迟器件的所述输出端相连接，以及相应的栅极，被配置为接收所述经过解码的时间码的多个位中的相应的一位，并且基于所述位的值改变状态。
3.根据权利要求2所述的半导体存储器，其中，所述多个第一晶体管包括所述第一晶体管，所述至少一个延迟元件进ー步包括 所述第一类型的多个第二晶体管，被相互并联地设置，使得每ー个都具有 漏极，与所述第一节点相连接， 源极，与所述第三延迟器件的所述输出端相连接，以及 栅极，被配置为接收所述经过解码的时间码的相同位， 所述第一类型的所述多个第一晶体管的数量等于所述第一类型的所述多个第二晶体管的数量，并且 其中，所述第一类型的所述多个第二晶体管中的每ー个的所述栅极接收到的所述位是所述经过解码的时间码的最高有效位，所述第一类型的所述多个第一晶体管的所述栅极接收到的每个相应的位都是所述经过解码的时间码的最低有效位，或者 其中，所述多个第一晶体管包括所述第一晶体管，所述至少一个延迟元件进ー步包括第二类型的多个第一晶体管，每ー个都具有 漏极，与所述第一节点相连接， 源极，与所述第三延迟器件的所述输出端相连接，以及 栅极，被配置为接收多个互补位中相应的ー个，所述多个互补位中的每ー个都与所述经过解码的时间码的中一个相应的位反相。
4.根据权利要求I所述的半导体存储器，其中，所述DLL向多个存储器件中的每ー个提供所述至少ー个时间码，所述多个存储器件中的每ー个都被配置为基于从所述DLL接收到的所述时间码生成内部控制信号，或者 其中，所述DLL包括至少ー个延迟元件,所述DLL的所述至少一个延迟元件包括 输入节点，与第一延迟器件的输入端相连接， 第二延迟器件，具有与所述第一延迟器件的输出端相连接的输入端， 第一类型的第一晶体管，具有 漏扱，与第一节点、所述第一延迟器件的所述输出端、以及所述第二延迟器件的所述输入端相连接， 所述第一晶体管的源极，与具有与所述第二延迟器件的输出端相连接的输入端的第三延迟器件的输出端相连接，以及 所述第一类型的所述第一晶体管的栅极，被配置为接收所述经过解码的时间码的位，并且改变状态作为响应， 其中，所述至少一个延迟元件被配置为能够通过改变所述第一类型的所述第一晶体管的状态来调节所述第一节点的电容，从而更改所述至少一个延迟元件的延迟时间。
5.—种半导体存储器,包括 延迟锁定环(DLL)，被配置为基于时钟信号生成时间码；以及多个存储器件，与所述DLL相连接，所述多个存储器件中的每ー个都被配置为生成内部控制信号，从而基于从所述DLL接收到的所述时间码来操作存储器阵列。
6.根据权利要求5所述的半导体存储器，其中，所述存储器件中的每ー个都包括 第一温度计解码器，被配置为从所述DLL接收所述时间码，并且生成包括多个位的经过解码的时间码， 多个第一延迟元件，每个都被配置为接收所述经过解码的时间码的多个位，并且提供相位延迟信号作为响应， 相位多路复用器/混频器电路，被配置为基于所述时钟信号以及从所述多个延迟元件中接收到的所述相位延迟信号生成所述内部控制信号，并且其中，所述DLL包括 第二温度计解码器，被配置为接收所述时间码，并且生成包括多个位的经过解码的第ニ时间码， 多个第二延迟元件，每个都被配置为接收所述经过解码的第二时间码的所述多个位，并且提供相位延迟信号作为响应；以及 电路，被配置为基于所述相位延迟信号输出所述时间码，并且 其中，姆个所述延迟元件都包括 输入节点，与第一反相器的输入端相连接，第二反相器，具有与所述第一延迟器件的输出端相连接的输入端以及与第三反相器相连接的输出端， 第一类型的多个第一晶体管，所述第一类型的多个第一晶体管中的每ー个都具有相应的漏极，与被设置在与所述第一反相器的输出端和所述第二反相器的输入端之间的第一节点相连接， 相应的源极，与所述第三反相器的输出端相连接，以及 相应的栅极，被配置为接收所述经过解码的时间码的所述多个位中的一位， 其中，每个延迟元件都被配置为能够通过改变所述第一类型的所述多个第一晶体管中的至少ー个的状态来调节所述第一节点的电容，从而更改所述延迟元件的延迟时间。
7.根据权利要求6所述的半导体存储器，其中，每个延迟元件包括 所述第一类型的多个第二晶体管，每个都具有 漏极，与所述第一节点相连接， 源极，与所述第三反相器的输出端相连接，以及 栅极，被配置为接收所述经过解码的时间码的相同位， 所述第一类型的所述多个第一晶体管的数量与所述第一类型的所述多个第二晶体管的数量相等，或者 其中，每个延迟元件都包括 第二类型的多个第一晶体管，每个都具有 漏极，与所述第一节点相连接， 源极，与所述第三反相器的输出端相连接，以及 栅极，被配置为接收多个互补位中相应的ー个，所述多个互补位中的每ー个都与所述经过解码的时间码的所述多个位中的一个相应的位反相。
8.ー种方法，包括 在延迟锁定环(DLL)电路中基于在所述DLL电路接收到的时钟信号生成时间码； 向多个存取器件中的每ー个都提供所述时间码； 基于所述多个存储器件中的每ー个的所述时间码生成内部控制信号；以及基于所述多个存储器件中相应的ー个产生的所述控制信号来操作所述多个存储器件中的至少ー个中的存储器阵列，其中，所述存储器阵列设置在所述多个存储器件中。
9.根据权利要求8所述的方法，其中，生成所述时间码的步骤包括 在多个延迟元件中的每ー个中接收时钟信号 通过所述多个延迟元件中的每ー个来延迟所述时钟信号，从而生成相位延迟时钟信号 检测所述时钟信号和所述延迟的时钟信号的相位延迟，并且生成所述时间码作为响应，或者 其中，生成所述内部控制信号包括 接收定时信号，所述定时信号基于在具有与第二反相器的输入端相连接的输出端的第一反相器的输入端处的所述时钟信号， 响应于在具有与所述节点相连接的漏极的晶体管的栅极处接收到信号，调节设置在所述第一反相器的输出端和所述第二反相器的输入端之间的节点的电容，从所述第二反相器的输出端输出所述相位延迟定时信号，以及 基于所述相位延迟定时信号生成所述内部控制信号，并且 其中，所述晶体管的所述栅极处的信号对应于经过解码的时间码的ー个位。
10.根据权利要求8所述的方法，其中，生成所述内部控制信号包括 接收定时信号，所述定时信号基于在具有与第二反相器的输入端相连接的输出端的第一反相器的输入端处的所述时钟信号， 将所述时间码解码，从而提供包括多个第一位的经过解码的时间码， 在多个第一晶体管中的每ー个的栅极处接收所述经过解码的时间码的所述多个第一位中相应的ー个， 在多个第二晶体管的栅极处接收所述经过解码的时间码的所述第一多个位中相同的ー个， 从所述第二反相器的输出端输出所述相位延迟定时信号，以及 基于所述相位延迟定时信号生成所述内部控制信号，并且 其中，在所述多个第一晶体管的栅极处和所述多个第二晶体管的栅极处接收到的位改变了所述晶体管的状态，从而调节了设置在所述第一反相器的输出端和所述第二反相器的输入端之间的节点的电容，所述节点与所述多个第一晶体管和所述多个第二晶体管中的每ー个的漏极都相连接。
全文摘要
一种半导体存储器，包括被配置为基于时钟信号生成时间码的延迟锁定环(DLL)。多个存储器件与DLL相连接。多个存储器件中的每一个都被配置为生成内部控制信号，该内部的控制信号用于基于从DLL中接收的时间码来操作存储器阵列。本发明还提供了一种用于半导体存储器中的时序控制的数字DLL。
文档编号G11C11/4076GK102693752SQ201110382498
公开日2012年9月26日 申请日期2011年11月24日 优先权日2011年3月21日
发明者谢尔吉·罗曼诺夫斯基 申请人:台湾积体电路制造股份有限公司