专利名称：用于写入到多端口存储器电路的系统及方法
技术领域：
本发明描述大体上涉及多端口存储器电路，且更具体地说，涉及用以写入到多端口静态随机存取存储器(SRAM)电路的技术。
背景技术：
图I为示范性常规八晶体管(8T)双端口静态随机存取存储器(SRAM)电路100的说明。SRAM电路100包括由背对背逆变器制成的存储器单元101。存储器单元101中的数据值存储在节点102处，且所述数据值的反值存储在节点103处。SRAM电路100包括两个数据输入线DINa及DINb，所述两个数据输入线DINa及DINb与相应数据源(例如，多个微处理器)通信。数据输入线DINa与位线a_位及a_位b ( “位线a条”)通信。类似地，数据输入线DINb与位线b_位及b_位b ( “位线b条”)通信。位线a_位及a_位b由通过门109、111启用，且位线b_位及b_位b由通过门108、110启用。 SRAM电路100包括对应于相应数据源的两个字线，a_wl及b_wl。字线a_wl经由通过门106、107耦合到存储器单元101，且字线b_wl经由通过门104、105耦合到存储器单元 101。为了避免其中两个数据源将不同值同时写入到存储器元件101的情境，较高层级逻辑(未图示)在任何给定时间仅允许执行从数据源中的一者到电路100的单个写入操作。然而，可对电路100执行两个大体上同时的读取操作以促进多核设计。关于双端口 SRAM电路(例如，电路100)的一个问题在于所述设计在存储器单元的任一侧上皆具有两个通过门(例如，通过门104到107)。当执行双重读取操作时，通过门104到107接通，且位线中的两者处于高电压VDD下。在双重读取操作中，与在存储器单元的任一侧上仅具有单个通过门的6T设计相比，所述位线的高电压可对所述单元造成双倍干扰。在图I的实例中，较多干扰可通过致使值在双重读取操作期间错误地“翻转”而导致较低稳定性。选择存储器单元中的P型场效晶体管(PFET)及N型场效晶体管(NFET)的相对强度，以便给出如通过信号噪声裕量(SNM)测量的合理读取裕量。然而，读取裕量的益处是以写入裕量为代价而实现的。就是说，增大的读取裕量导致减小的写入裕量(且反之亦然)。因此，存储器单元中的PFET及NFET的选定相对强度可增大写入的难度。因为在单个写入操作中仅使用存储器单元的每一侧上的单个通过门(例如，通过门106及107，以便从DINa写入)来写入数据，所以对写入裕量的影响是显著的。因此，对于图I的电路来说，当写入裕量低时，写入速度可有点慢。
发明内容
根据一个实施例，一种多端口随机存取存储器(RAM)电路包括数据输入线，所述数据输入线耦合到多个位线及多个位线条；多个字线；一存储器单元，所述存储器单元耦合到所述多个位线、多个位线条及多个字线。所述多端口 RAM电路还包括控制器，所述控制器使所述多个字线能够经由多个位线及多个位线条将值从数据输入线写入到存储器单元。根据另一实施例，揭示一种将值写入到多端口 RAM电路的方法。所述多端口 RAM电路包括与多个位线通信的数据输入线、与所述多个位线通信的存储器单元，及与所述存储器单元通信的多个字线。所述方法包括接收所述数据输入线上的值，及启用所述多个字线以使用所述多个位线将所述值从所述数据输入线写入到所述存储器单元。根据又一实施例，揭示一种将值写入到多端口 RAM电路的方法。所述多端口 RAM电路包括与多个位线通信的数据输入线、与所述多个位线通信的存储器单元，及与所述存储器单元通信的多个字线。所述方法包括以下步骤接收所述数据输入线上的值；及启用所述多个字线以使用所述多个位线将 所述值从所述数据输入线写入到所述存储器单元。在另一实施例中，一种多端口 RAM电路包括耦合到多个位线的数据输入线及用于存储数据值的装置。所述存储装置与所述多个位线通信。所述多端口 RAM电路还包括用于使用所述多个位线将所述数据值从所述数据输入线写入到所述存储装置的装置。前文已相当广泛地概述了本发明的特征及技术优点，以便可更好地理解以下详细描述。后文中将描述形成本发明的所附权利要求书的主题的额外特征及优点。所属领域的技术人员应了解，所揭示的概念及特定实施例可容易地用作用于修改或设计用于进行本发明的相同目的的其它结构的基础。所属领域的技术人员还应认识到，此些等效构造并不脱离如在所附权利要求书中所陈述的本发明的技术。当结合附图考虑时，根据以下描述将更好地理解据信为本发明所特有的新颖特征(关于其组织及操作方法两者)连同另外目标及优点。然而，应明确地理解，图中的每一者仅出于说明及描述目的而提供，且无意作为对本发明的限制的界定。
为了更完整地理解本发明，现在参考结合附图进行的以下描述。图I为示范性常规8T双端口静态随机存取存储器(SRAM)电路的说明。图2为根据本发明的一个实施例而调适的示范性SRAM电路的说明。图3为根据本发明的一个实施例的示范性SRAM电路的框图说明。图4为根据本发明的一个实施例的两个曲线图的说明。图5为根据本发明的一个实施例而调适的示范性过程的说明。图6展示其中可有利地使用本发明的实施例的示范性无线通信系统。
具体实施例方式图2为根据本发明的一个实施例而调适的示范性SRAM电路200的说明。电路200包括与图I的电路100 —样的各种特征，以及各种差异。举例来说，电路200包括耦合到所有四个位线(a_位、b_位)及位线条(a_位b、13_位13)的单个数据输入线(DIN)。电路200还包括控制器201，所述控制器201启用字线(a_wl、b_wl)及写入列地址(WCA)通过门108到111。控制器201可为电路、硬件、固件或其组合。在许多实施例中，控制器201包含执行多种功能(例如，防止写入冲突等)的较高层级逻辑。在根据图2的实施例的写入操作中，在DIN处接收来自(例如)作为多核系统的一部分的微处理器的数据值。控制器201接着大体上同时启用字线a_wl、b_wl及WCA通过门108到111，以使用四个通过门104到107将值写入到存储器单元101。所述数据值存储在存储器单元101的节点102处。参看图1，应注意，电路100在给定时间仅使用每一侧的一个通过门(S卩，通过门104及105或通过门106及107)来执行写入操作。对比来说，图2的电路200在给定时间使用每一侧的两个通过门来执行写入操作。如以下参看图4更详细地阐释，在一些实施例中，此差异可独自充分增大写入裕量及写入速度。以上实例不需要恰好同时启用字线a_wl、b_wl及WCA通过门108到111。实情为，所述实例包括大体上同时启用来自控制器201的信号，使得可使用位线a_位、13_位及位线条a_位b、b_位b成功地执行单个写入操作。另外，图2的实例不展示数据输出线，但应理解，以类似于图I的电路100上的常规读取操作的方式对电路200执行单个读取操作及双重读取操作。另外，本文中的实例展示适于与双端口 SRAM—起使用的实施例，且应理解，各种实施例还可适于与具有两个以上端口的RAM电路一起使用。此外，实施例的范围不限于 SRAM，因为各种实施例可应用于任一多端口 RAM中，例如，可实施于(例如)磁阻式随机存取存储器(MRAM)及/或其类似者中。图3为根据本发明的一个实施例的示范性SRAM电路300的框图说明。图3说明双端口 SRAM电路(例如，图2的电路200)的相应读取及写入路径。电路300与两个微处理器(未图示)(微处理器A及微处理器B)通信。数据输出线DOUT包括两个线DOUTA及D0UTB，所述两个线DOUTA及DOUTB各自对应于一相应读取端口及一相应微处理器。对比来说，如在图2中，电路300仅包括一个数据输入线DIN。存储器阵列301包括许多存储器单元，所述存储器单元中的每一者耦合到两个字线、两个位线及两个位线条，其中在图2中展示了此存储器单元的单个实例。如在图2中，存储器阵列301中的存储器单元中的每一者与控制器201通信。对于读取操作来说，给定行地址及列地址是从相应微处理器接收到锁存器302、303且接收到解码器304、305。时钟由时钟产生器306接收且被传递到解码器304、305。解码器304、305将逻辑地址解码为存储器阵列301中的物理地址，且接着使用所述物理地址来存取存储器阵列301及列多路复用器307。所述值是从存储器阵列301读取且被传递到放大器与缓冲器308，且在数据输出线DOUTA及DOUTB上输出。控制器201启用及停用字线、位线及通过门以促进读取操作。电路300在给定时间可容纳两个读取操作(来自每一相应微处理器的一个读取操作)。对于写入操作来说，以与以上所描述的方式相同的方式接收及处理地址。另外，将写入启用信号WE传递到时钟产生器306以指示所述操作为写入操作。尽管未在图中展示，但控制器201可提供写入启用信号WE。数据是在DIN处从微处理器接收，由锁存器309锁存，由缓冲器310缓冲，且被提供给列多路复用器307。通过控制器201控制字线、位线及通过门以使用位线及位线条两者(未图示)及四个通过门(也未图示)来执行写入操作，如以上相对于图2所描述。因此，双端口 SRAM电路300使用一个位线、一个位线条及给定存储器单元的每一侧上的一个通过门来针对给定读取请求执行单个读取操作。即使在同一存储器单元处，SRAM电路300仍可同时容纳两个读取操作。然而，SRAM电路300 —次仅容纳一个写入请求。对比于读取操作来说，每一写入操作在给定存储器单元处使用两个位线、两个位线条、两个字线及两个WCA通过门以增大写入裕量及写入速度。图4为根据本发明的一个实施例的两个曲线图410及420的说明。曲线图410将电路100的一个实施方案(所述实施方案仅使用存储器单元的每一侧上的单个通过门)的写入裕量与电路200的实施方案(所述实施方案使用存储器单元的每一侧上的两个通过门)的写入裕量进行比较。如曲线图410中所展示，在操作电压的一范围内，与电路100相t匕，电路200的写入裕量具有约2. 5西格玛(Σ )的增益。所述写入裕量增益等效于有利于电路200的约200mV的操作电压。在其中写入裕量的目标为约六西格玛的情境下，曲线图410中的电路200的与入裕量超过此目标。曲线图420展示电路200的同一实施方案的读取裕量。在读取裕量的目标为约六西格玛的情境下，曲线图420的读取裕量不足。根据一个观点，可将电路200看作具有过量的写入裕量及不足的读取裕量。本发明的一个实施例通过包括有效地将一些写入裕量转换为读取裕量的选定晶体管而使电路200的读取裕量与写入裕量之间的间隙变窄。 具体来说，一些实施例包括对存储器单元101的PFET及NFET的强度调谐以减小写入裕量同时增大读取裕量。在一个实例中，相对于NFET的强度来增大PFET的强度及/或相对于PFET的强度来减小NFET的强度。换句话说，选择较强的PFET可涉及选择具有较低Vt的PFET，而选择较弱的NFET可涉及选择具有较高Vt的NFET。一般来说，给定晶体管的强度由其驱动电流来测量，且晶体管的驱动电流由其Vt来调制。较高的Vt提供较低的驱动电流，而较低的Vt提供较高的驱动电流。在一些实施例中，NFET的驱动电流与PFET的驱动电流的比率为约I. 5到2。图5为根据本发明的一个实施例而调适的示范性过程500的说明。过程500可(例如)由存储器电路(例如，图2的电路200或图3的电路300)来执行。在框501中，在数据输入线上接收来自(例如)群处理器中的一者的数据值。二进制数字系统中的数据值的实例为一或零。在此实例中，每一存储器单元有一个数据输入线、至少两个字线、至少两个位线，及至少两个位线条。在框502中，针对一存储器单元启用多个字线。并且，在框503中，与多个字线的启用大体上同时地启用存储器单元的多个列地址通过门。由于框502及503的动作，因此数据值被从多个位线写入到存储器单元。因此，单个值被从多个位线写入到单个存储器单
J Li ο在框504中，使用多个分离的数据输出线来执行读取操作。因此，与具有单个数据输入线的写入路径相对比，读取路径具有多个数据输出线。将图5展示为一系列离散动作，但实施例的范围并不限于此。各种实施例可添加、省略、重新排列或修改图5的各种动作中的任一者。举例来说，在一些应用中，假定将值写入到存储器阵列的不同存储器单元及从存储器阵列的不同存储器单元读取，那么框504的读取操作可与框501到503的写入操作同时执行。事实上，在双端口实施例中，可同时执行多达两个读取操作或一读取操作与一写入操作。对于给定存储器阵列来说，多个微处理器可重复地从各个存储器单元读取及写入到各个存储器单元，有时写入且有时读取且如以上相对于图2及图3所描述来执行写入操作。各种实施例可包括优于图I的常规存储器电路的一个或一个以上优点。举例来说，图I的实例电路100虽然具有可接受的读取裕量，但仍具有可改进的写入裕量。对比来说，在不负面地影响读取裕量的情况下，一些实施例通过使用存储器单元的每一侧的至少两个通过门来执行写入操作而增大写入裕量。另外，一些实施例可通过使用增大读取裕量(且减小写入裕量)的晶体管而利用增大的写入裕量，使得读取裕量及写入裕量两者均在可接受范围内。图6展示其中可有利地使用本发明的实施例的示范性无线通信系统600。出于说明的目的，图6展示三个远程单元620、630及640以及两个基站650、660。将认识到，无线通信系统可具有多得多的远程单元及基站。远程单元620、630及640分别包括经改进的半导体处理器装置625A、625B及625C，在各种实施例中，所述经改进的半导体处理器装置625A、625B及625C包括RAM电路，如以上进一步所论述。在一些实施例中，经改进的半导体装置还包括于基站650、660中。可使用存储到计算机可读媒体的可执行代码来实施以上更详细描述的功能性，所述计算机可读媒体与处理器装置625A、625B及625C成一体式或与处理器装置625A、625B及625C分离。图6展示从基站650、660到远程单元620、630及640的前向链路信号680及从远程单元620、630及640到基站650、660的反向链路信号690。 在图6中，将远程单元620展示为移动电话，将远程单元630展示为便携式计算机，且将远程单元640展示为无线本地环路系统中的计算机。举例来说，所述远程单元可包括例如手机等移动装置、手持型个人通信系统(PCS)单元、例如个人数据助理等便携式数据单元；所述远程单元还可包括例如仪表读取设备等固定位置数据单元。尽管图6说明根据本发明的教示的远程单元，但本发明并不限于这些示范性的所说明单元。本发明可适当地用于包括多端口 RAM的任何装置中。取决于应用，本文中所描述的方法可通过各种组件来实施。举例来说，这些方法可以硬件、固件、软件或其任何组合实施。对于硬件实施方案来说，处理单元可实施于一个或一个以上专用集成电路(ASIC)、数字信号处理器(DSP)、数字信号处理装置(DSro)、可编程逻辑装置(PLD)、现场可编程门阵列(FPGA)、处理器、控制器、微控制器、微处理器、电子装置、经设计以执行本文中所描述的功能的其它电子单元，或以上各项的组合内。对于固件及/或软件实施方案来说，可通过执行本文中所描述的功能的模块(例如，程序、函数，等等)来实施所述方法。有形地体现指令的任何机器可读媒体均可用于实施本文中所描述的方法。举例来说，软件代码可存储在存储器中且由处理器单元执行。存储器可实施于处理器单元内或处理器单元外部。如本文所使用，术语“存储器”指代任一类型的长期存储器、短期存储器、易失性存储器、非易失性存储器或其它存储器，且不限于任何特定的存储器类型或存储器数目或存储器存储在其上的媒体类型。如果以固件及/或软件实施，那么可将所述功能作为一个或一个以上指令或代码存储在计算机可读媒体上。实例包括编码有数据结构的计算机可读媒体及编码有计算机程序的计算机可读媒体。计算机可读媒体包括物理计算机存储媒体。存储媒体可为可由计算机存取的任何可用媒体。作为实例而非限制，此计算机可读媒体可包含RAM、ROM、EEPROM、CD-ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或可用以存储呈指令或数据结构形式的所要程序代码且可由计算机存取的任何其它媒体；如本文中所使用，磁盘及光盘包括压缩光盘(CD)、激光光盘、光学光盘、数字多功能光盘(DVD)、软性磁盘及蓝光光盘，其中磁盘通常以磁性方式再现数据，而光盘通过激光以光学方式再现数据。上述各项的组合也应包括在计算机可读媒体的范围内。除了存储在计算机可读媒体上以外，指令及/或数据还可作为信号被提供于包括于通信设备中的发射媒体上。举例来说，通信装置可包括具有指示指令及数据的信号的收发器。指令及数据经配置以致使一个或一个以上处理器实施所附权利要求书中所概述的功倉泛。尽管已陈述特定电路，但所属领域的技术人员将了解，并非需要全部所揭示电路来实践本发明。此外，尚未描述某些众所周知电路，以使注意力集中于本发明。类似地，尽管所述描述在某些位置中提到逻辑“O”及逻辑“ 1”，但所属领域的技术人员应了解，在不影响本发明的操作的情况下，可切换逻辑值，同时相应地调整电路的剩余部分。尽管已详细地描述了本发明及其优势，但应理解，在不脱离如由附加所附权利要求书所界定的本发明的技术的情况下，可在本文中进行各种改变、取代及变更。此外，本申请案的范围无意限于本说明书中所描述的进程、机器、制品、物质组成、装置、方法及步骤的 特定实施例。如所属领域的技术人员将易于从本发明了解，可根据本发明利用执行与本文中所描述的对应实施例大体上相同的功能或实现与所述对应实施例大体上相同的结果的目前现有或以后将开发的进程、机器、制品、物质组成、装置、方法或步骤。因此，所附权利要求书意在在其范围内包括此些进程、机器、制品、物质组成、装置、方法或步骤。
权利要求
1.一种多端口随机存取存储器RAM电路，其包含 数据输入线，其耦合到多个位线及多个位线条； 多个字线； 存储器单元，其耦合到所述多个位线、多个位线条及多个字线 '及 控制器，其启用所述多个字线以经由所述多个位线及多个位线条将值从所述数据输入线写入到所述存储器单元。
2.根据权利要求I所述的多端口RAM电路，其进一步包含 与所述多个位线及多个位线条通信的多个写入列地址通过门，其中所述控制器启用所述多个写入列地址通过门以写入所述值。
3.根据权利要求2所述的多端口RAM电路，其中所述控制器大体上同时启用所述字线中的至少两者且大体上同时启用所述写入列地址通过门中的至少两者。
4.根据权利要求I所述的多端口RAM电路，其中所述存储器单元包括第一类型的晶体管及第二类型的晶体管，另外其中所述第一类型的晶体管的驱动电流与所述第二类型的晶体管的驱动电流的比率在I. 5与2之间。
5.根据权利要求4所述的多端口RAM电路，其中所述第一类型的晶体管包含N型场效晶体管NFET，且所述第二类型的晶体管包含P型场效晶体管PFET。
6.根据权利要求I所述的多端口RAM电路，其并入到选自由以下各项组成的群组的装置中音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元及计算机。
7.根据权利要求I所述的多端口RAM电路，其中所述多端口 RAM电路集成到半导体裸片中。
8.根据权利要求I所述的多端口RAM电路，其中所述数据输入线、所述多个位线、所述多个位线条、所述多个字线及所述存储器单元集成到具有多个额外存储器单元的存储器阵列中。
9.一种将值写入到多端口随机存取存储器RAM电路的方法，其中所述多端口 RAM电路包括与多个位线通信的数据输入线、与所述多个位线通信的存储器单元，及与所述存储器单元通信的多个字线，所述方法包含 接收所述数据输入线上的所述值；及 启用所述多个字线以使用所述多个位线将所述值从所述数据输入线写入到所述存储器单元。
10.根据权利要求9所述的方法，其中所述多端口RAM电路包括与所述数据输入线及所述存储器单元通信的多个位线条，及与所述多个位线及多个位线条通信的多个写入列地址通过门，所述方法进一步包含 与启用所述多个字线大体上同时启用所述多个列地址通过门。
11.根据权利要求9所述的方法，其进一步包含 使用所述多端口 RAM电路的多个分离的数据输出线来执行多个读取操作。
12.根据权利要求9所述的方法，其中所述多端口RAM电路被并入到选自由以下各项组成的群组的装置中音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元及计算机。
13.根据权利要求9所述的方法，其进一步包含将所述多端口RAM电路集成到半导体裸片中。
14.一种将值写入到多端口随机存取存储器RAM电路的方法，其中所述多端口 RAM电路包括与多个位线通信的数据输入线、与所述多个位线通信的存储器单元，及与所述存储器单元通信的多个字线，所述方法包含以下步骤 接收所述数据输入线上的所述值；及 启用所述多个字线以使用所述多个位线将所述值从所述数据输入线写入到所述存储器单元。
15.根据权利要求14所述的方法，其进一步包含将所述多端口RAM电路集成到半导体裸片中。
16.根据权利要求14所述的方法，其中所述多端口RAM电路被并入到选自由以下各项组成的群组的装置中音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元及计算机。
17.根据权利要求14所述的方法，其中所述多端口RAM电路包括与所述数据输入线及所述存储器单元通信的多个位线条，及与所述多个位线及多个位线条通信的多个写入列地址通过门，所述方法进一步包含以下步骤 与启用所述多个字线大体上同时启用所述多个列地址通过门。
18.根据权利要求14所述的方法，其进一步包含以下步骤 使用所述多端口 RAM电路的多个分离的数据输出线来执行多个读取操作。
19.一种多端口随机存取存储器RAM电路，其包含 耦合到多个位线的数据输入线； 用于存储数据值的装置，所述存储装置与所述多个位线通信；及 用于使用所述多个位线将所述数据值从所述数据输入线写入到所述存储装置的装置。
20.根据权利要求19所述的多端口RAM电路，其中所述存储装置包括第一类型的晶体管及第二类型的晶体管，另外其中所述第一类型的晶体管的驱动电流与所述第二类型的晶体管的驱动电流的比率在I. 5与2之间。
21.根据权利要求19所述的多端口RAM电路，其并入到选自由以下各项组成的群组的装置中音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元及计算机。
22.根据权利要求19所述的多端口RAM电路，其中所述多端口 RAM电路集成到半导体裸片中。
全文摘要
一种多端口RAM电路具有耦合到多个位线(a-位、b-位)及多个位线条(a-位b、b-位b)的数据输入线(DIN)。所述电路还具有多个字线(a-wl、b-wl)。存储器单元耦合到所述位线、位线条及字线。所述电路进一步包括控制器(201)，所述控制器(201)使所述字线能够大体上同时将值从所述位线写入到所述存储器单元。
文档编号G11C11/412GK102782761SQ201180012327
公开日2012年11月14日 申请日期2011年2月4日 优先权日2010年2月4日
发明者海宁·杨, 王忠泽, 郑昌镐 申请人:高通股份有限公司