专利名称：集成电路中的可修复io的制作方法
技术领域：
本发明总体涉及可修复集成电路领域。
背景技术：
可配置来使用冗余电路实现集成电路(IC)的修复的集成电路是已知的。这种配置可以通过IC上的再编程配置元件实现。可编程元件可以包括动态或静态RAM、触发器、电可擦除可编程只读存储器(EEPROM)单元、闪存、熔丝、反熔丝可编程连接或其他存储器元件。配置也可以经由在IC操作期间由IC接收的一个或更多外部产生的信号实现。由这类信号表示的数据可以在IC操作期间被存储在IC上或可以不存储在其上。然而，修复IC的配置通常是在工厂经由一次性可编程元件实现，例如使冗余电路成为可能的熔丝。支持配置的IC的具体例子是可编程逻辑器件(PLD)。PLD (也称为复杂PLD、可编程阵列逻辑、可编程逻辑阵列、现场PLA、可擦除PLD、电可擦除PLD、逻辑单元阵列、现场可 编程门阵列或其他名称)提供具有定制IC灵活性的固定IC的优点。PLD具有配置元件(SP，可编程元件)，其可以被编程或再编程。将新数据放入配置元件中对PLD的逻辑功能和关联的路由路径进行编程或再编程。在具有冗余电路的现有技术PLD的某些例子中，器件核心中的逻辑电路被组织为多行电路块，有时称为逻辑阵列块(“LAB”；也以其他名称称呼，例如“可配置逻辑块”或“CLB”)。在某些现有技术实现中，额外或“冗余”行的核心电路被提供在可修复区域中，且如果一行中的电路是有缺陷的，则提供路由选择电路并对其进行编程，使得各行从坏的行下移到冗余行，以便器件的可修复区域可以操作，如同器件没有存在缺陷的行一样。过去的实现通常允许修复器件的核心区域中有缺陷的电路，但不修复包括输入/输出电路(IO)的外围区域中有缺陷的电路。然而，随着IO变得更复杂且占据IC的更大部分，需要实现IO电路的修复的方法和结构。
发明内容
本发明的一个实施例包括沿集成电路(IC)的右列、左列或内列的可修复输入/输出(IO)电路。另一个实施例包括沿IC的顶行、底行或内行的可修复IO电路。在一个实施例中，在IO缓冲器电路和IO寄存器电路之间提供正常和冗余模式路由。在另一个实施例中，在IO寄存器电路和至该IC的核心区域的路由之间也提供正常和冗余模式路由。一个实施例在可能跨多于一个的行和/或多于一个的IO块的两个或更多IO寄存器之间提供正常和冗余模式路由。一个实施例为不同类型的IO寄存器提供正常和冗余模式路由。在一些实施例中，冗余模式IO连接与IC核心逻辑区域中的冗余模式连接一起位移。在其他实施例中，冗余模式IO连接操作来修复IO电路，而与IC核心区域中的任何冗余方案无关。本文进一步描述这些和其他实施例的各个方面。
仅出于说明目的，参考下述附图描述了本发明特定实施例的几个方面。图I是根据本发明两个实施例的示出包括可修复输入/输出(“10”)电路的集成电路(“1C”)部分1000的高层次图示。图2示出可以由图I的IC部分1000实现的两个不同修复情形。图3进一步详细示出图I的IC部分1000中与行r6关联的IO电路。图4进一步详细示出图I的IC部分1000中与列c6关联的IO电路。图5示出根据本发明另一个实施例的IO寄存器之间的可修复连接。图6示出根据本发明的另一个实施例。
图7示出根据本发明实施例的包括具有可修复IO电路的可编程逻辑器件的示例性数据处理系统。
具体实施例方式提供下面的描述，使得本领域技术人员能够实现和使用本发明，且下面的描述是在具体应用及其要求的背景下提供的。对示例性实施例的各种修改对本领域技术人员来说是显而易见的，且这里定义的一般原理可以用于其他实施例和应用，而不偏离本发明的精神和范围。因此，本发明无意限于所示的实施例，而是赋予与这里公开的原理和特征一致的最宽范围。图I是根据本发明两个实施例的包括可修复输入/输出(“10”)电路的集成电路(“1C”)部分1000的高层次图示。第一实施例涉及可修复的水平IO电路(沿部分1000的左外围)，而第二实施例涉及可修复的垂直IO电路(沿部分1000的顶外围)。如这里更清楚地看出，“水平”和“垂直”仅是用于区分IC上的路由以及耦合到路由的IO电路的不同取向的标签。IC部分1000包括多个水平IO缓冲器电路块101h、多个水平IO寄存器电路块102h、备用水平IO寄存器电路块102h-s、正常模式路由11和冗余模式路由Ila (这里引用冗余模式路由，其他地方用虚线表示)。IC部分1000进一步包括多个垂直IO缓冲器电路块10v、多个垂直IO寄存器电路块102v、备用垂直IO寄存器电路块102v-s、正常模式路由12和13，以及冗余模式路由12a和13a。本领域技术人员可以理解，虽然这里示出的IO电路被示为在IC部分的外部区域上，但在替换实施例中，IO电路可以被布置在IC的内部中。例如，IO电路的(多个)内行和/或(多个)内列可以将IC分成与内IO区域相邻的多个核心逻辑区域。这种IC可以包括或可以不包括在IC外围上的IO区域。IC部分1000的核心被布置为与基于行的冗余方案一致。具体地，电路被布置为多个行，包括行r0、rl、r2、r3、r4、r5、r6、r7和备用行rs。这种方案允许以下面的方式修复在IC部分的“正常模式”中，仅使用行r0-r7。(这里使用的“正常模式”仅是用于指代不需要修复且不使用备用电路的IC部分的操作的标签)。然而，如果一行中的电路有缺陷，则IC部分可以被配置为以“冗余模式”操作，且对这些行的路由从坏行位移到备用行，使得每个位移的行以及备用行用于取代其上的行。每个IO寄存器电路块102h被耦合，以将信号路由到对应于IC部分核心中的特定行的路由接口 103h。备用IO电路块102h-s被耦合，以将信号路由到对应于备用行rs的备用路由接口 103h-s。如果任何IO寄存器电路块102h有缺陷，则可以旁路这个块和与该块关联的行。具体地，选择电路(在图2的背景中示出和描述的)可以被配置为使用从与有缺陷IO电路块102h关联的行到与备用IO电路块102h-s关联的备用行rs的冗余模式路由Ila (这里示出冗余模式路由，其他地方用虚线示出)，从而允许修复有缺陷的水平IO电路。在图I中示出的第二实施例中，IC部分1000也允许修复有缺陷的垂直IO电路。沿IC部分1000顶外围的IO寄存器电路块102V发送并接收IO缓冲器电路块IOlv和垂直路由接口 103v之间的信号。垂直路由接口 103v与IC部分1000核心中的电路的列c0、cl、
02、03、04、05、06和07关联。提供了备用IO寄存器块102v_s。如果IO寄存器块102v中的一个有缺陷，则块102v可以向右位移，从有缺陷的块位移到备用块102V-S。在这种模式中，从有缺陷的块的紧右边到备用块，选择冗余模式路由12a从而在IO缓冲器IOlv和IO寄存器块102v之间路由信号，且选择冗余模式路由13a从而在IO寄存器块102v和垂直路
由接口 103v之间路由信号。交替的路由13a允许IO寄存器电路块向右位移，即使不位移部分1000内的电路的列和关联的垂直路由接口 103v。图2示出两个不同修复情形，其可以由图I的IC部分1000实现。在所示实施例中，水平IO寄存器块102h-4中的电路有缺陷。寄存器块102h-4耦合到与行r4关联的水平路由接口 103h。因此，基于行的冗余从行r4接合到备用行。选择从有缺陷的行到备用行的冗余模式路由11a，从而在缓冲器块101h-4和寄存器块101h-5之间路由信号；在缓冲器块101h-5和寄存器块101h-6之间路由信号；在缓冲器块101h-6和寄存器块101h-7之间路由信号；以及在缓冲器块101h-7和备用寄存器块IOlh-S之间路由信号。行r0到r3使用正常模式路由11。垂直寄存器块102V-5中的电路也是有缺陷的。通过选择如下冗余模式路由12a和13a而对IC部分1000进行修复，从而在没有缺陷IO寄存器块的情况下操作冗余模式路由12a在缓冲器块lOlv-5和寄存器块102v-6之间路由信号；在缓冲器块101v_6和寄存器块102v_7之间路由/[目号；在缓冲器块101v-7和备用寄存器块102v_s之间路由彳目号。冗余模式路由13a在寄存器块102v-6和垂直路由接口 103v-5之间路由信号；在寄存器块102v_7和垂直路由接口 103v-6之间路由信号；在备用寄存器块102v-s和垂直路由接口 103v-7之间路由信号。列CO到c4使用正常模式路由12和13。本领域技术人员将理解，根据本发明的集成电路可以具有多个可修复区域。例如，从备用行直到下一个备用行(但不包括下一个备用行)的这些行可以定义一个可修复区域，且从该下一个备用行直到又一个备用行的这些行可以定义另一个可修复区域，如此类推。而且，应该理解，根据本发明的某些实施例，集成电路的IO电路内可以存在多个可修复区域，且其可以取决于或可以不取决于器件核心是否在核心中具有冗余方案和关联的可修复区域。例如,应该理解,沿图1-2的部分1000的顶外围的垂直IO电路内的电路的修复不取决于冗余是否与部分1000的核心内的位移连接接合。而且，本领域技术人员将理解，在其他实施例中，垂直可修复IO电路(例如图1-2中所示的电路)可以沿可以具有或可以不具有基于行的冗余方案的集成电路的右外围或左外围(或沿内列)实现为水平可修复IO电路。换句话说，虽然本发明的某些实施例与集成电路核心中基于行的冗余方案配合工作，但其他实施例提供了无论集成电路的核心区域是否实现允许核心修复的冗余方案均可以被修复的IO电路。
图3进一步详细示出图I的IC部分1000中与行r6关联的IO电路。如图所示，IO缓冲器块101h-6包括IO缓冲器对电路101h-6a和101h_6b。IO寄存器块102h_6包括寄存器电路DQ1、DQS和DQ2。如本领域技术人员理解的那样，在某些数据通信协议中，IO寄存器电路(例如DQl和DQ2)通常用于数据信号，而IO寄存器电路(例如DQS)通常用于“选通(strobe)”信号，其在某些背景中可以用来对数据发送和接收操作提供时钟。虽然术语“DQ”和“DQS”通常用在某些通信协议背景中，但这里使用的这些术语仅用作识别处理不同类型的信号的IO寄存器的标签(“DQ”涉及数据信号，而“DQS”涉及诸如时钟信号或会与时序操作有关的其他信号的信号)。图3进一步示出选择电路21、22、23和24，在该具体例子中，选择电路被实现为多路复用器电路。在正常模式(无需修复)中，选择电路21、22、23和24被配置为选择各自的“B”输入。因此，IO缓冲器对101h6-a将信号发送到寄存器块102h-6中的IO寄存器电路DQl并且从其接收信号，且IO缓冲器对101h6-b能够将信号发送到寄存器块102h-6中的IO寄存器电路DQS和DQ2并且能够从其接收信号。虽然从DQ2和DQS到多路复用器23的输出信号(以及从多路复用器24到DQS和DQ2的输出信号)被示为耦合到路由11，但是所示实现 通常包括诸如多路复用器或三态驱动器的电路，以便选择其中之一。为了简单起见，这类电路没有在图中示出。在冗余模式中，例如针对图2中的行r5、r6、r7和rs所示,选择电路21、22、23和24被配置为选择其各自“A”输入。在这种例子中，IO缓冲器对101h_6a经由冗余模式路由Ila将信号发送到行7中寄存器块102h-7 (图2中示出的块102h_7，图3中未独立示出)中的IO寄存器电路DQl并从其接收信号。类似地，IO缓冲器对101h-6b能够将信号发送到行7中寄存器块102h-7中的IO寄存器电路DQS和IO寄存器电路DQ2并从其接收信号。同时，寄存器块102h-6中的数据寄存器电路DQl将信号发送到行5中IO缓冲器块101h-5 (图2中示出的块101h-5，未在图3中独立示出)中的IO缓冲器对并从其接收信号，且寄存器块102h-6中的寄存器电路DQS和DQ2能够将信号发送到行5中IO缓冲器块101h-5中的另一 IO缓冲器对并从其接收信号。图4进一步详细示出图I的IC部分1000中与列c6关联的IO电路。如图所示，IO缓冲器块101v-6包括IO缓冲器对电路101v-6a和101v_6b。IO寄存器块102v_6包括寄存器电路DQU DQS和DQ2。图4进一步示出选择电路30、31、32、33、34、35、36、37、38和39，在该具体例子中，这些选择电路被实现为多路复用器电路。在正常模式(无需修复)中，选择电路31、32、33和34被配置为选择其各自“B”输入。因此，IO缓冲器对101v6-a将信号发送到寄存器块102v-6中的IO寄存器电路DQl并从其接收信号，且IO缓冲器对101v6-b能够将信号发送到寄存器块102v-6中的IO寄存器电路DQS和DQ2并从其接收信号。在该模式中，选择电路35、36、37、38和39也被配置为选择其“B”输入。因此，寄存器块102v-6中的寄存器电路DQ1、DQS和DQ2中的每一个将信号发送到垂直路由接口 103V-6并从其接收信号。在冗余模式中，例如针对图2中IO寄存器102v-6、102v_7和102v_s所示的冗余模式，选择电路31、32、33和34被配置为选择其各自“A”输入。在这种例子中，IO缓冲器对101v-6a经由冗余模式路由12a将信号发送到寄存器块102v_7(图2中所示块102v_7，图4中未独立示出)中的IO寄存器电路DQl并从其接收信号。类似地，IO缓冲器对101v-6b能够将信号发送到寄存器块102v-7中的IO寄存器电路DQS和IO寄存器电路DQ2并从其接收信号。同时，寄存器块102v-6中的数据寄存器电路DQl将信号发送到IO缓冲器块lOlv-5(图2中示出的块102V-5，但图4中未独立示出)中的IO缓冲器对并从其接收信号，且寄存器块102v-6中的寄存器电路DQS和DQ2能够将信号发送到IO缓冲器块101v_5中的另一个IO缓冲器对并从其接收信号。在该模式中，选择电路35、36、37、38和39还能够被配置为选择其各自“A”输入。因此，寄存器电路DQ1、DQS以及DQ2将信号发送到垂直路由接口103v-5 (图2中示出的接口 103v-5，但图4中未独立示出)并从其接收信号，且垂直路由接口 103v-6将信号发送到寄存器块102v-7中的寄存器电路并从其接收信号。图5示出根据本发明另一个实施例的IO寄存器之间的可修复连接。如图5所示，某些IO寄存器电路(例如DQS寄存器电路)可以将信号发送到其他行中的一个或多个IO寄存器。图5中示出的实施例提供冗余连接，其允许IO寄存器行位移，该位移用额外冗余连接实现修复，这些冗余连接根据哪一行正在被修复而提供不同路由。具体地，图5 示出水平 IO 寄存器块 102h-4、102h-5、102h-6、102h-7 和 102h_s(其分别对应于行r4、r5、r6、r7和备用行rs)之间的某些连接的进一步细节。如图所示，每个 IO寄存器块具有DQS寄存器和两个分别标记为DQl和DQ2的数据寄存器。图5进一步示出选择电路51、52以及53、正常模式路径15和冗余模式路径15a。在正常模式(无需修复)中，路由路径被配置为使用下面的连接块102h_4中的DQS寄存器经由正常模式路径15连接到寄存器块102h-5中的数据寄存器DQ2。块102h_7中的DQS寄存器经由正常模式路径15连接到块102h-6中的数据寄存器DQl (选择电路52将被配置为选择其“B”输入)。在冗余模式中，配置的连接将取决于哪一行有缺陷。所示的特定实施例提供了两个交替冗余连接，用于跨行边界的连接。例如，如果行r4有缺陷，则在冗余模式中，经由冗余模式路径15a (选择电路53被配置为选择其“A2”输入)从行r5中的DQS寄存器(10寄存器块102h-5)到行r6中的数据寄存器DQ2 (10寄存器块102h_6)的连接用作取代从行r4中的寄存器DQS (10寄存器块102h-4)到行r5中的数据寄存器DQ2的正常模式连接的连接。同样，因为行将从行r4下移到备用行rs，所以经由冗余模式路径15a从备用行rs中的DQS寄存器(10寄存器块102h-s)到行r7中的数据寄存器DQl (10寄存器块102h_7)的连接用作取代从行r7中的寄存器DQS到行r6中的数据寄存器DQl的正常模式连接的连接。然而，如果所示的除r4之外的行有缺陷，则在某些情形中，需要提供和使用与刚才描述的那些不同的冗余连接。例如，如果行r5有缺陷，则在冗余模式中，经由不同冗余模式路径15a (选择电路53被配置为选择其“Al”输入)从行r4中的DQS寄存器到行r6中的数据寄存器DQ2的连接用作取代从行r4中的寄存器DQS到行r5中的数据寄存器DQ2的正常模式连接的连接。作为另一例子，如果行r7有缺陷，则经由不同冗余模式路径15a(选择电路52被配置为选择其“A”输入)从备用行rs中的DQS寄存器到行r6中的数据寄存器DQl的连接用作取代从行r7中的寄存器DQS到行r6中的数据寄存器DQl的正常模式连接的连接。如本领域技术人员理解的那样，图5的实施例向选择电路(在所示实施例中实现为多路复用器)的控制引入增加的复杂性。如图5所示，甚至到另一行中的DQ寄存器的单个DQS连接也会产生对多个冗余连接的需求。例如，在冗余模式中，选择电路51和53必须根据哪一行有缺陷而在两个不同DQS信号之间进行选择。虽然构造根据哪一行有缺陷而调节多路复用器的配置信息的硬连接逻辑电路是可能的，但这会带来相当的复杂性。然而，处理该情形的相对简单的方法是将负担转移到软件。生成比特流以对器件进行编程的软件能够针对有缺陷行的每种可能性考虑所有可能情形，并在比特流中提供所有这些情形。可以向实现该实施例的PLD提供识别哪一行有缺陷的内部信息，且该PLD仅加载适当的比特。本领域技术人员将理解，当DQS信号跨多于一个的冗余区域时，该方法是繁琐的，因为比特流需要包含针对每个冗余区域中缺陷的所有组合的足够信息。这会导致比特流的数目成指数式爆炸增长；例如，如果有4个区域，每个区域有25行，则比特流将需要考虑254或390625种可能组合。对此存在两种合理的解决方案。第一种简单的解决方案是，禁止DQS信号跨多于一个的冗余区域，这是可行的，因为这些信号 通常仅需要跨相对小的范围。第二种解决方案是，在冗余区域之间引入额外层级的冗余复用，使得区域之间的DQS信号将在一组固定的线路上传输，而不管缺陷。本领域技术人员将理解，图5中示出的例子在其他方面被简化了。例如，也可以存在通过选择电路51和53的正常模式连接(例如，如果在正常模式中相关DQ寄存器接收另一个DQS信号)，但没有独立示出。而且，图5中示出的原理也将应用于另一情形，在其中沿IC的顶行、底行或内行对齐的IO寄存器在IO寄存器之间具有类似路由。具体地，如前面图1-2中在沿IC部分1000的顶部的电路的背景中解释的，IO寄存器块可以位移，从而实现与本发明一个实施例一致的IO寄存器块修复(和使用一个或更多备用寄存器块)，即使其位移不对应于IO块连接到的核心区域中的电路的类似位移。对于沿IC的顶行、底行或内行布置的、在其一个或更多核心区域中不采用基于列的冗余方案的垂直IO寄存器块，可能发生该情形。对于沿IC的右列、左列或内列布置的、在其一个或更多核心区域中不采用基于行的冗余方案的水平IO寄存器块，也可能发生该情形。图6不出根据本发明的另一个实施例。图6不出对应于IC的六行(包括行r2、r3、r4、r5、r6以及备用行rs)的IO连接。对应于每行的路由接口分别包括水平路由接口603h-2、603h-3、603h-4、603h-5、603h-6以及备用水平路由接口 603h_s。不同于前面所示的实施例，在图6的实施例中，这些行不包含相同的寄存器类型混合。具体地，每行包含三种DQ类型IO块、但仅交替行(r2、r4和r6)耦合到DQS型IO块。具体地，耦合到行r2，所示实施例包括DQ寄存器电路D2c、D2d以及D2e和DQS电路S2 ;耦合到行r3，所示实施例包括DQ寄存器D2f、D3a以及D3b ;耦合到r4，所示实施例包括DQ寄存器D3c、D3d以及D3e和DQS寄存器S3 ;耦合到行r5，所示实施例包括DQ寄存器D3f、D4a以及D4b ;耦合到行r6，所示实施例包括DQ寄存器D4c、D4d以及D4e和DQS寄存器S4 ；以及耦合到备用行rs，所示实施例包括DQ寄存器D4f、D5a以及D5b以及DQS寄存器S5。所示实施例还包括IO缓冲器对电路 611-2c、611-2d、611-2e、611-2f、611-3a、611-3b、611-3c、611-3d、611-3e、611-3f、611-4a、611-4b、611-4c、611-4d以及611_4e。所示实施例还包括正常模式路由路径61和62以及冗余模式路由路径61a和62a。所示结构提供如下方案，在其中某些行路由接口(在该例子中，用于行r3的603h-3，用于行r5的603h_5)在正常模式中耦合到三个DQ数据寄存器，而不耦合到任何DQS寄存器，且其他行路由接口(在该例子中，用于行r2的603h-2，用于行r4的603h_4，用于行r6的603h-6)耦合到三个DQ数据寄存器和一个DQS寄存器。换句话说，在正常模式中，DQS寄存器仅存在于每个其他行中。更一般地，至少一种类型的寄存器存在于某些但非全部正常模式行中。在所示实施例中，冗余是通过如下方式处理的提供从一个行中的缓冲器电路到另一个行中的IO寄存器电路(DQ或DQS)的冗余模式路径61a，并且提供从一个行中的DQS寄存器电路到另一个行中的行路由接口的额外冗余模式路径62a。例如，如果行r2有缺陷，则冗余模式如下实现选择电路(选择电路例子在其他图中示出，但未在图6中独立示出)被配置为选择冗余模式路径61a (而非正常模式路径61)，使得在下面的IO缓冲器对电路和IO寄存器电路之间使用路由611-2c和D2f ;611-2d和D3a以及611_2d和S3 ;611_2e和 D3b ；611-2f 和 D3c ;611_3a 和 D3d ;611_3b 和 D3e ;611_3c 和 D3f ;611_3d 和 D4a 以及611-3d 和 S4 ;611-3e 和 D4b ;611_3f■和 D4c ;611_4a 和 D4d ;611_4b 和 D4e ;611_4c 和 D4f ；611-4d和D5a以及611-4d和S5 ;以及611_4e和D5b。以该方式，从行r2 (有缺陷行)到备用行rs的各行下移，使得每行取代其上的行，且在冗余模式中使用备用IO寄存器电路D4f、D5a、D5b以及S5。而且，因为每个行中不存在DQS寄存器，所以额外的选择电路(选择电路 例子在其他图中示出，但未在图6中独立示出)被配置为选择冗余模式路径62a (而不是对应的正常模式路径62)，用于在下面的DQS电路和水平行路由接口之间进行路由路由接口603h-3和DQS寄存器S3 ;路由接口 603h_5和DQS寄存器S4 ;以及路由接口 603h_s和DQS寄存器 S5。注意到，对于相关 DQ 电路(例如，0210313、03(3、03(1、03€、04&、0413、04(3、04(1 以及D4e)和对应的行路由接口(例如，行路由603h-3、603h-4、603h-5以及603h_6)之间的连接，同一路径61被用于正常模式和冗余模式，因为DQ电路的方案从行到行是相同的(每行具有三个)。这仅是DQS电路的方案从行到行改变，因此在DQS电路和行路由接口之间需要有额外的选择电路和冗余模式路径。在替换实施例中，可以提供有效为两行闻的备用IO寄存器电路,从而允许IO寄存器下移两行，以实现修复和维持从行到行的DQ和DQS寄存器方案。然而，这种实施例将需要额外的选择电路和冗余模式路径来将到行路由接口的DQS和DQ连接两者上移到相关的对应行。虽然这种替换概念上较简单，但其需要比图6中所示的实施例更多的路由资源。虽然本发明某些实施例是在具有基于行的冗余方案(其中，“水平”路由通常在行方向上，而“垂直”路由通常取向为跨多个行和/或在列方向上路由)的可编程逻辑器件的背景下描述的，但是本发明可同等应用于使用基于列的冗余方案的可编程逻辑器件。因为，术语行和列是相对于器件取向的，在具有彼此垂直的多个行和列的典型器件中，人们可以仅通过将器件旋转90度而互换字行和列。而且，虽然术语“行”和“列”通常与项目的直线布置关联，但是替换实施例可以采用如下的行或列布置而不必然偏离本发明的精神和范围弯曲的，或部分弯曲的，或具有偶然性凹凸部(jog)或间隙，或不跨整个IC区域。包括这类取向变化的行的器件仍然可以具有在本发明范围内的冗余方案。而且，本发明的某些实施例提供IO冗余，以便修复外围(或在内部IO区域)中的IO电路，即使器件的核心逻辑区域没有基于行(或基于列)的冗余方案。图7示出根据本发明实施例的示例性数据处理系统700，其包括具有可修复IO电路的PLD 701。PLD 701包括至少一个外围IO区域702，其包括至少某些可修复IO电路。为了易于图示，仅示出具有可修复IO电路的单个外围IO区域；然而，PLD (例如PLD 701)可以具有额外的可修复IO区域，例如，在器件的左、顶和/或底外围，或内IO行和/或IO列上。数据处理系统700可以包括下列额外的部件的一个或更多处理器740、存储器750、输入/输出(I/O)电路720和外围设备730和/或其他部件。这些部件通过系统总线765耦合到一起并安装在电路板760上，电路板760包含在终端用户系统770内。数据处理系统(例如系统700)可以包括单个终端用户系统，例如终端用户系统770，或可以包括与数据处理系统一起工作的多个系统。系统700可以用于多种应用中，例如计算机网络化、数据网络化、仪器测量、视频处理、数字信号处理或在系统设计中期望使用可编程或可再编程逻辑的优点的任何其他应用。PLD 701可以用来执行多种不同逻辑功能。例如，PLD 701可以被配置为处理器或控制器，其与处理器740配合工作(或在替换实施例中，PLD可能自身作为独立系统处理器)。PLD701也可以用作仲裁器，用于仲裁对系统700中的共享资源的访问。在又一个例子中，PLD 701可以被配置为处理器740和系统700中的其他部件之一之间的接口。应该注意，系统700仅是示例性的。在一个实施例中，系统700是数字系统。如这里所用，数字系统无意限于纯数字系统，而是包括含数字和模拟子系统的混合系统。虽然上面针对示出的实施例具体描述了本发明，但应该理解，可以基于本公开进行各种改变、修改和调整，这些改变、修改和调整意在处于本发明的范围内。虽然本发明是结合当前被视为是最实用和优选实施例的内容进行描述的，但应该理解，本发明不限于公开的实施例，而是仅由下述权利要求限定。
权利要求
1.一种集成电路，其包括 多个输入/输出即I/o缓冲器电路； 多个IO寄存器电路，其包括备用IO寄存器电路；以及 多个选择电路，所述多个选择电路中的选择电路耦合到第一 IO缓冲器电路和第一 IO寄存器电路之间的正常模式路由，并耦合到所述第一 IO缓冲器电路和第二 IO寄存器电路之间的冗余模式路由，使得如果IO寄存器电路不可用，则可以使用备用IO寄存器电路，且至少某些选择电路能够被配置为选择冗余模式路由而不是正常模式路由。
2.根据权利要求I所述的集成电路，其中所述IO缓冲器电路、所述IO寄存器电路以及所述选择电路沿所述集成电路的左列、右列或内列布置，并且所述多个IO寄存器电路中的IO寄存器电路耦合到至所述集成电路的核心区域的水平路由。
3.根据权利要求I所述的集成电路，其中至少一些所述IO寄存器电路耦合到所述多个IO寄存器电路中的其他IO寄存器电路，所述集成电路进一步包括第二多个选择电路，所述第二多个选择电路中的选择电路耦合到第一 IO寄存器电路和第二 IO寄存器电路之间的正常模式路由，并耦合到所述第一 IO寄存器电路和第三IO寄存器电路之间的冗余模式路由，使得所述第二多个选择电路中的至少某些选择电路能够被配置为选择冗余模式路由而不是正常模式路由。
4.根据权利要求3所述的集成电路，其中所述冗余模式路由是第一冗余模式路由，且所述第二多个选择电路中的选择电路也耦合到第二冗余模式路由，所述第二冗余模式路由在所述第一 IO寄存器电路和第四IO寄存器电路之间，所述选择电路可配置为根据所述集成电路中哪个电路有缺陷，在所述第一冗余模式路由和所述第二冗余模式路由之间进行选择。
5.根据权利要求4所述的集成电路，其中在第一冗余模式路由和第二冗余模式路由之间进行的选择取决于有缺陷的电路是在所述集成电路的第一行还是第二行。
6.根据权利要求2所述的集成电路，其中所述多个IO寄存器电路包括含第一类型和第二类型的不同类型的IO寄存器电路。
7.根据权利要求6所述的集成电路，其中所述第一类型包括DQ寄存器电路且第二类型包括DQS寄存器电路。
8.根据权利要求7所述的集成电路，其中第一多个水平路由耦合到相应的第一组IO寄存器电路，第一组包括DQ寄存器电路和至少一个DQS寄存器电路，第二多个水平路由耦合到相应的第二组IO寄存器电路，第二组包括DQ寄存器电路，而无任何DQS寄存器电路。
9.根据权利要求8所述的集成电路，其中耦合到特定行的路由的一些组IO寄存器电路包括IO电路的一个块的至少一部分和IO电路的另一个块的一部分。
10.根据权利要求8所述的集成电路，进一步包括第二多个选择电路，所述第二多个选择电路中的选择电路耦合到DQS寄存器电路，耦合到至第一水平路由的正常模式路由，且耦合到至第二水平路由的冗余模式路由，使得第二多个选择电路中的至少某些选择电路能够被配置为选择冗余模式路由而不是正常模式路由。
11.根据权利要求I所述的集成电路，其中所述IO缓冲器电路、所述IO寄存器电路以及所述选择电路沿所述集成电路的顶行、底行或内行布置，且所述多个IO寄存器电路中的IO寄存器电路耦合到至所述集成电路的一个或更多核心区域的垂直路由。
12.根据权利要求11所述的集成电路，进一步包括第二多个选择电路，所述第二多个选择电路中的选择电路耦合到第一垂直路由和第一 IO寄存器电路之间的正常模式路由，并耦合到所述第一垂直路由和第二 IO寄存器电路之间的冗余模式路由，使得如果IO寄存器电路不可用，则可以使用备用IO寄存器电路，且至少某些选择电路能够被配置为选择冗余模式路由而不是正常模式路由。
13.根据权利要求2所述的集成电路，进一步包括 第二多个输入/输出即IO缓冲器电路； 第二多个IO寄存器电路，其包括备用IO寄存器电路；以及 第二多个选择电路，所述第二多个选择电路中的选择电路耦合到第一 IO缓冲器电路和第一 IO寄存器电路之间的正常模式路由，并耦合到所述第一 IO缓冲器电路和第二 IO寄存器电路之间的冗余模式路由，使得如果IO寄存器电路不可用，则可以使用备用IO寄存器电路，且至少某些选择电路能够被配置为选择冗余模式路由而不是正常模式路由； 其中所述第二多个IO缓冲器电路、所述第二多个IO寄存器电路以及所述第二多个选择电路沿所述集成电路的顶行、底行或内行布置，且所述第二多个IO寄存器电路中的IO寄存器电路耦合到至所述集成电路的核心区域的垂直路由。
14.根据权利要求13所述的集成电路，进一步包括第三多个选择电路，所述第三多个选择电路中的选择电路耦合到第一垂直路由和所述第二多个IO寄存器电路中的第一 IO寄存器电路之间的正常模式路由，并耦合到所述第一垂直路由和所述第二多个IO寄存器电路中的第二 IO寄存器电路之间的冗余模式路由，使得如果IO寄存器电路不可用，则可以使用备用IO寄存器电路，且所述第三多个选择电路中的至少某些选择电路能够被配置为选择冗余模式路由而不是正常模式路由。
15.根据权利要求I所述的集成电路，进一步包括第二多个选择电路，所述第二多个选择电路中的选择电路耦合到至所述集成电路的核心区域的第一路由和所述第二多个IO寄存器电路中的第一 IO寄存器电路之间的正常模式路由，并耦合到所述第一路由和所述第二多个IO寄存器电路中的第二 IO寄存器电路之间的冗余模式路由，使得如果IO寄存器电路不可用，则可以使用备用IO寄存器电路，且所述第二多个选择电路中的至少某些选择电路能够被配置为选择冗余模式路由而不是正常模式路由。
16.一种包括根据权利要求I所述的集成电路的可编程逻辑器件。
17.—种包括根据权利要求3所述的集成电路的可编程逻辑器件。
18.—种包括根据权利要求11所述的集成电路的可编程逻辑器件。
19.一种包括根据权利要求13所述的集成电路的可编程逻辑器件。
20.一种包括根据权利要求16所述的可编程逻辑器件的数据处理系统。
21.一种包括根据权利要求17所述的可编程逻辑器件的数据处理系统。
22.一种包括根据权利要求18所述的可编程逻辑器件的数据处理系统。
23.一种包括根据权利要求19所述的可编程逻辑器件的数据处理系统。
24.一种配置集成电路的方法，所述集成电路包括可修复输入/输出即I/O电路，所述方法包括 将所述集成电路的多个选择电路配置为，针对在多个缓冲器电路和多个IO寄存器电路之间的相应路由，选择第一 IO缓冲器电路和第一 IO寄存器电路之间的正常模式路由或所述第一 IO缓冲器电路和第二 IO寄存器电路之间的冗余模式路由。
25.根据权利要求24所述的方法，其中IO寄存器电路耦合到水平路由，并完成配置，使得所述多个选择电路中在有缺陷的行和备用行之间的选择电路被配置为选择冗余模式路由。
26.根据权利要求24所述的方法，其中完成配置，使得所述多个选择电路中耦合到IO寄存器电路的、从有缺陷的IO寄存器电路到备用IO寄存器电路的选择电路被配置为选择冗余模式路由。
27.根据权利要求24所述的方法，其中所述IO寄存器电路耦合到垂直路由，所述方法进一步包括将第二多个选择电路配置为，针对所述多个IO寄存器电路和多个垂直路由之间的相应路由，选择第一 IO寄存器电路和第一垂直路由之间的正常模式路由或所述第一IO寄存器和第二垂直路由之间的冗余模式路由。
28.根据权利要求27所述的方法，其中完成配置，使得所述多个选择电路中耦合到IO寄存器电路的、从有缺陷的IO电路到备用IO电路的选择电路被配置为选择冗余模式路由。
29.根据权利要求24所述的方法，其中至少某些所述IO寄存器电路耦合到所述多个IO寄存器电路中的其他IO寄存器电路，所述方法进一步包括将第二多个选择电路配置为在以下之间进行选择第一 IO寄存器电路和第二 IO寄存器电路之间的正常模式路由，以及所述第一 IO寄存器电路和第三IO寄存器电路之间的冗余模式路由。
30.根据权利要求29所述的方法，其中所述冗余模式路由是第一冗余模式路由，所述方法进一步包括将所述第二多个选择电路配置为在所述第一冗余模式路由和第二冗余模式路由之间进行选择，所述第二冗余模式路由在所述第一 IO寄存器电路和第四IO寄存器电路之间。
31.一种集成电路，其包括 多个输入/输出即I/O缓冲器装置； 多个IO寄存器装置；以及 多个选择装置，其被配置为选择所述IO缓冲器装置和IO寄存器装置之间的正常或冗余模式路由装置。
32.根据权利要求31所述的集成电路，进一步包括 核心路由装置，其将信号从所述IO寄存器装置路由到所述集成电路的核心区域；以及第二多个选择装置，其可配置为选择所述核心路由装置和所述IO寄存器装置之间的正常或冗余模式路由装置。
33.根据权利要求31所述的集成电路，进一步包括 第二多个选择装置，其可配置为选择所述IO寄存器装置之间的正常或冗余模式路由装置。
全文摘要
本发明公开了在集成电路(IC)中实现可修复输入/输出(IO)电路的方法和结构。本发明的一个实施例包括沿(IC)的右列、左列或内列的可修复(IO)电路。另一个实施例包括沿(IC)的顶行、底行或内行的可修复(IO)电路。在一个实施例中，在(IO)缓冲器电路和(IO)寄存器电路之间提供正常和冗余模式路由。在另一个实施例中，在(IO)寄存器电路和至该(IC)的核心区域的路由之间也提供正常和冗余模式路由。一个实施例在可能跨多于一个的行和/或多于一个的(IO)块的两个或更多(IO)寄存器之间提供正常和冗余模式路由。一个实施例为不同类型的(IO)寄存器提供正常和冗余模式路由。在一些实施例中，冗余模式(IO)连接与(IC)核心逻辑区域中的冗余模式连接一起位移。在其他实施例中，冗余模式(IO)连接操作来修复(IO)电路，而与(IC)核心区域中的任何冗余方案无关。
文档编号G11C29/00GK102782765SQ201180012098
公开日2012年11月14日 申请日期2011年3月1日 优先权日2010年3月3日
发明者D·刘易斯 申请人:阿尔特拉公司