专利名称：可重新配置的逻辑器件的制作方法
技术领域：
本公开涉及可重新配置的逻辑器件和包括该器件的半导体封装，更具体地，涉及可以通过使用非易失性存储器件实时重新配置的逻辑器件。
背景技术：
最近，例如可以由用户容易和任意地设计的可编程逻辑器件(PLD)的可重新配置逻辑器件的使用已经变得很普遍。用户可以通过控制逻辑器件中包括的互连线之间的布线(routing)来重新配置逻辑器件以执行期望的操作。
发明内容
提供一种具有简单结构并且可以以高速操作的可重新配置的逻辑器件。另外的方面将在接下来的描述中部分地阐明，并且部分地从描述中变得清楚，或可以通过所给出的实施例的实践被习得。根据本发明的一方面，一种用于生成与输入信号相关的输出信号以执行操作的逻辑器件包括多个非易失性存储单元，它们用于存储与输入信号相关的全部可能输出结果；其中，通过基于输入信号选择和访问所述多个非易失性存储单元中的一个来生成所述输出信号。可以通过基于输入信号选择所述多个非易失性存储单元中的一个并且将用于执行操作的信息存储在所选择的非易失性存储单元中来重新配置所述逻辑器件。所述逻辑器件还可以包括解码器，其用于基于输入信号生成字线信号和位线信号，以及其中可以基于该字线信号和位线信号访问所述多个非易失性存储单元。所述逻辑器件还可以包括连接到所述多个非易失性存储单元的源端的至少一条公共源线。所述多个非易失性存储单元中的每一个可以包括电阻式存储器件；以及晶体管，该晶体管包括接收字线信号的栅极、接收位线信号的漏极和连接到该电阻式存储器件的源极。所述电阻式存储器件可以连接在晶体管的源极和相应的源端之间。所述逻辑器件还可以包括多条字线，用于向晶体管的栅极传送字线信号，所述多条字线沿第一方向延伸；以及多条位线，用于向晶体管的漏极传送位线信号，所述多条位线沿与第一方向基本垂直的第二方向延伸。所述非易失性存储单元可以在第一方向和第二方向上排列成阵列。所述逻辑器件还可以包括连接在所述多个非易失性存储单元和解码器之间的多条分离的源线。所述多条分离的源线中的每一条可以连接到所述多个非易失性存储单元之中沿第二方向排列的非易失性存储单元的源端。所述解码器可以基于输入信号生成源线信号，以及所述源线信号可以经由所述多条分离的源线被传送到源端。根据本发明的另一方面，一种用于生成与输入信号相关的输出信号以执行操作的逻辑器件包括多个非易失性存储单元，用于存储与输入信号相关的全部可能输出结果；多条字线，用于向所述多个非易失性存储单元传送字线信号；以及多条位线，用于向所述多个非易失性存储单元传送位线信号，其中，所述逻辑器件通过基于字线信号和位线信号选择和访问所述多个非易失性存储单元中的一个来生成所述输出信号。所述非易失性存储单元可以排列成阵列。所述逻辑器件还可以包括连接到所述多个非易失性存储单元的源端的公共源线。 所述逻辑器件还可以包括用于基于输入信号生成字线信号和位线信号的解码器。所述逻辑器件还可以包括连接在所述多个非易失性存储单元和解码器之间的多条分离的源线。所述多条分离的源线可以分别连接到所述多个非易失性存储单元之中布置在所述多条位线延伸的方向上的非易失性存储单元的源端。
从下面结合附图对实施例的描述中，本发明的这些和/或其他方面将会变得清楚和更加容易理解，其中图I是包括一般逻辑器件和外部存储器件的电子电路模块的示意性框图；图2是包括根据本发明实施例的逻辑器件的电子电路模块的示意性框图；图3是根据本发明实施例的、包括在逻辑器件中的功能块的示意性框图；图4是根据本发明另一实施例的、包括在逻辑器件中的功能块的示意性框图；图5是根据本发明实施例的、当图3的逻辑器件执行读取操作时使用的信号的时序图；图6是图5的时序图的部分A的放大视图；以及图7是根据本发明另一实施例的、包括在逻辑器件中的功能块的示意性框图。
具体实施例方式现在将详细参照实施例，所述实施例的示例在附图中示出，其中贯穿附图相同的参考标号指代相同的元素。在这点上，实施例可以具有不同的形式并且不应该被解释为限于此处给出的描述。因此，以下仅仅通过参照附图描述所述实施例，以说明本发明的多个方面。然而，本发明可以以许多不同的形式来实施并且不应该被解释为限于此处阐述的实施例。更确切地说，提供这些实施例是为了使本公开彻底和完整，并且将本发明的构思充分地传达给本领域的普通技术人员。此处使用的术语仅仅出于描述特定实施例的目的而不是意欲限制本发明。此处使用的单数形式“一”、“一个”和“该”也意欲包括复数形式，除非上下文明确给出相反说明。还应该理解，“包含”或“包括”当在本说明书中使用时，指定所述的特征、整体、步骤、操作、元件和/或组件的存在，但是并不排除一个或多个其他特征、整体、步骤、操作、元件、组件和/或其组合的存在或添加。如此处使用的，术语“和/或”包括一个或多个相关的列出项的任何一个以及全部组合。应该理解，虽然术语第一、第二、第三等在此用于描述各种不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分应当不受这些术语限制。这些术语仅用于将一个元件、组件，区域、层或部分与另一个区域、层或部分区别开。因此，下面讨论的第一元件、组件、区域，层或部分可以被称为第二元件、组件、区域、层或部分，而不偏离本发明的教导。此处参照截面图来描述本发明的实施例，所述截面图是本发明的理想化实施例(和中间结构)的示意图。因而，可能发生例如由于制造技术和/或容差而导致的图示的形状的变化。因此，本发明的实施例不应该被解释为限于此处示出的区域的特定形状，而是将包括例如由于制造而导致的形状的偏差。
图I是包括一般逻辑器件10和外部储存器件15的电子电路模块I的示意性框图。参照图1，电子电路模块I可以包括具有多个逻辑块11、12、13和14的逻辑器件10，以及外部存储器件15。逻辑器件10是可编程逻辑器件(PLD)，例如，现场可编程门阵列(FPGA)、可编程阵列逻辑(PAL)、可编程逻辑阵列(PLA)或通用阵列逻辑(GAL)。外部存储器件15存储关于包括在逻辑器件10中的多个逻辑块11到逻辑块14之间的互连线的连接信息。例如，外部存储器件15可以是快闪存储器或只读存储器(ROM)。当向电子电路模块I提供电力时，存储在外部存储器件15中的连接信息被载入到逻辑器件10中。多个逻辑块11到14基于该连接信息彼此连接。根据多个逻辑块11到14之间的连接来定义逻辑器件10的操作。因此，为了定义逻辑器件10的操作，关于多个逻辑块11到14之间的互连线的连接信息应该被编程，被编程的连接信息应该存储在外部存储器件15中，并且所存储的连接信息应该被载入到逻辑器件10中。因此，很难实时重新配置逻辑器件10。此外，为了操作逻辑器件10，外部存储器件15应该被包括在逻辑器件10中，这增加了电子电路模块I的大小和其制造成本。图2是包括根据本发明实施例的逻辑器件20的电子电路模块2的示意性框图。参照图2，电子电路模块2可以包括具有多个逻辑块21、22、23和24的逻辑器件20。在当前实施例中，逻辑器件20可以包括多个非易失性存储器件(未示出)。所述多个非易失性存储器件可以分别布置在多个逻辑块21到24之间的互连线彼此交叉的区域中或者可以分别布置在多个逻辑块21到24的每个中所包括的多个功能块(未示出)之间的互连线彼此交叉的区域中。可以通过写入(即，编程)关于多个非易失性存储器件的数据，例如互连信息、连接信息和布线信息，来控制多个逻辑块21到24之间的互连线之间的布线、或者多个逻辑块21到24的每个中所包括的多个功能块之间的互连线之间的布线。如上所述，因为逻辑器件20包括多个非易失性存储器件，所以不同于电子电路模块I中那样，电子电路模块2不需要另外包括外部存储器件。因此，为了重新定义逻辑器件20的操作，即，为了重新配置逻辑器件20的操作，可以在多个非易失性存储器件中实时编程关于多个逻辑块21到24之间的和/或多个逻辑块21到24中的每个中所包括的多个功能块之间的互连线的连接信息，并且可以基于所编程的连接信息将多个逻辑块21到24和/或多个逻辑块21到24中的每个中所包括的功能块相互连接。因此，可以容易地实时重新配置逻辑器件20，并且可以不包括外部存储器件，从而减小电子电路模块2的大小。图3是根据本发明实施例的、包括在逻辑器件(未示出)中的功能块30的示意性框图。逻辑器件可以包括多个逻辑块，每个逻辑块可以具有多个功能块30。这里，功能块30可以定义为可以从一种数据格式转换到另一数据格式的块。更具体地说，该功能块30可以包括多个非易失性存储单元100，并且可以在多个非易失性存储单元100中以表格形式存储与输入信号相关的全部可能输出结果。功能块30可以基于这样的以表格形式存储的信息来执行操作。例如，功能块30可以接收输入信号并根据输入信号来访问和输出所述以表格形式存储的信息。功能块30可以具体实现为知识产权(IP)块或查找表(LUT)块。在图3中假定功能块30是LUT块。参照图3，功能块30可以输出与输入信号相关的输出信号，从而执行期望的操作。输出信号相应于以表格形式存储的信息，所述信息包括通过执行各种操作获得的输出结 果O逻辑器件中的功能块30可以存储与输入信号相关的全部可能输出结果。全部这些可能输出结果意指以表格形式存储的信息。例如，如果逻辑器件被设置以执行操作，例如，2比特异或运算，则可以编程多个非易失性存储单元100以产生如下面的表格I (真值表)中所示的输出结果。在表格I中，假设输入信号是2比特输入信号〈O: 1>。[表格I]
输入信号<0>输入信号<1>输出存储位置
___^__
_O__O__O 第一非易失性存储单元IOOa_O__I__I 第二非易失性存储单元IOOb_I__O__I 第三非易失性存储单元IOOcI II I O I 第四非易失性存储单元IOOd换句话说，可以如表格I所示编程第一到第四非易失性存储单元100。此编程意指基于输入信号选择第一到第四非易失性存储单元100中的一个，并且将用于执行期望的操作的信息，即，输出结果，存储在选择的非易失性存储单元100中。在编程之后，可以基于输入信号，S卩，2比特输入信号〈O: 1>，选择非易失性存储单元100中的一个，并且可以通过访问存储在所选择的非易失性存储单元100中的信息来产生输出信号。这样，逻辑器件可以执行期望的操作，例如，2比特异或运算。因此，可以通过编程与输入信号相关的全部可能输出结果，S卩，通过在多个非易失性存储单元100中写入全部可能输出结果，来重新配置逻辑器件。重新配置的逻辑器件可以通过访问，即，通过读取，多个非易失性存储单元100中的这种信息，来执行期望的操作。基于输入信号执行这种写入和读取操作。通过从多个非易失性存储单元100之中选择期望的非易失性存储单元来执行写入和读取操作。因此，逻辑器件还可以包括解码器单元200，该解码器单元200基于输入信号生成用于选择多个非易失性存储单元100中的一个的信号。例如，所述用于选择多个非易失性存储单元100中的一个的信号可以包括字线信号和位线信号。解码器单元200可以基于输入信号生成字线信号和位线信号，并且可以基于该字线信号和该位线信号来访问多个非易失性存储单元100。每个非易失性存储单元100可以包括电阻式存储器件(resistive memorydevice) 110和开关器件130。电阻式存储器件110可以包括氧化物绝缘体(oxide insulator)。可以通过向该氧化物绝缘体提供电流来改变该氧化物绝缘体的电阻(resistance)值。本发明的技术想法之一是多个非易失性存储单元100中的至少一个使用电阻式存储器件110，从而克服一般逻辑器件的缺点，所述一般逻辑器件各自采用例如静态随机存取存储器(SRAM)、快闪型存储器或磁性随机存取存储器(MRAM)的存储器件。更具体地说，在逻辑器件采用SRAM的情况下，因为SRAM是易失性存储器，所以如 以上参照图I所述，需要额外的ROM并且持续地消耗电力。如果逻辑器件采用快闪型存储器，虽然快闪型存储器是非易失性存储器，但是该逻辑器件以较低速度操作。如果逻辑器件采用MRAM，虽然MRAM也是非易失性存储器，但是因为由于较低的开/关(0N/0FF)比率造成该逻辑器件需要两阶段感测方案(2-stage sensing scheme),所以芯片大小增加。另一方面，根据本发明实施例的逻辑器件采用电阻式存储器件110。因此，由于使用多个非易失性存储单元100，所以有可能降低功耗、以高速操作该逻辑器件、并且简化多个非易失性存储单元100周围的电路的结构，从而减小芯片大小。例如，开关器件130可以具体实现为晶体管。晶体管可以包括栅极、漏极和源极，该栅极接收由例如行解码器210的解码器单元200生成的字线信号，该漏极接收由例如列解码器220的解码器单元200生成的位线信号，并且该源极连接到电阻式存储器件110。电阻式存储器件110可以连接在源端ST和每个电阻式储存装置110的晶体管的源极之间。在这种情况下，多个非易失性存储单元100可以彼此电连接，具体来说，电阻式储存装置器件的源端ST可以彼此电连接，从而形成公共源线。例如，在写入和读取操作期间，源端ST可以连接到地电压端(未示出)。因此，电压仅仅可以施加到基于输入信号选择的非易失性存储单元100，并且数据可以被写入到选择的非易失性存储单元100或从选择的非易失性存储单元100读出。在从多个非易失性存储单元100擦除数据的擦除操作期间，源端ST可以连接到高电压端以用于执行擦除操作。当来自高电压端的高电压被施加到源端ST时，可以擦除存储在多个非易失性存储单元100中的全部数据。换句话说，可以通过将高电压施加到源端ST来同时擦除存储在多个非易失性存储单元100中的数据。在当前实施例中，因为逻辑器件使用源端ST，所以可以共享源线，因此，不需要用于配置源线的布图(layout)。从而，可以简化例如解码器单元200的电路的结构并且可以减小芯片大小。可以多个电阻式储存装置110可以被布置成阵列。更具体地说，逻辑器件可以包括连接到行解码器210的多条字线WL以及连接到列解码器220的多条位线BL。多个非易失性存储单元100可以被布置成对应于多条字线WL和多条位线BL的交叉点。多个非易失性存储单元100的每一个的晶体管的栅极都连接到相应的字线WL以接收字线信号，并且多个非易失性存储单元100的每一个的晶体管的漏极都连接到相应的位线BL以接收位线信号。多条字线WL可以沿第一方向延伸，并且多条位线BL可以沿与第一方向基本垂直的第二方向延伸。这样，被布置成对应于多条字线WL和多条位线BL的交叉点的多个非易失性存储单元100在第一方向和第二方向可以排列成阵列。图4是根据本发明另一实施例的、包括在逻辑器件中的功能块30a的示意性框图。逻辑器件30a可以是图3的逻辑器件30的修改的示例。这里将不再次提供对该功能块30a的与对图3的功能块30a的描述相同的描述。参照图4，在写入操作期间，逻辑器件中的功能块30a可以将与用于执行操作的真值表相对应的输出结果编程到多个非易失性存储单元100中。为此，根据写入使能信号激活写入驱动器。写入驱动器可以基于全部可能输出结果向列解码器220发送写入信号。
行解码器210基于输入信号生成字线信号，并且列解码器220基于输入信号和从写入驱动器接收的写入信号(基于全部可能输出结果生成的信号)生成位线信号。在这种情况下，多个非易失性存储单元100的公共源线彼此电连接，具体来说，电连接到地电压端(未示出)。可以基于字线信号和位线信号选择多个非易失性存储单元100中的一个，并且输出结果可以存储在所选择的非易失性存储单元100中。在擦除操作期间，多个非易失性存储单元100的公共源线可以连接到高电压端以用于执行擦除操作。当高电压被从高电压端施加到公共源线时，可以从多个非易失性存储单元100完全擦除数据。这样，用于执行操作的信息，即，全部可能输出结果可以被存储在多个非易失性存储单元100中或者被从多个非易失性存储单元100擦除。在读取操作期间，逻辑器件可以基于字线信号和位线信号从多个非易失性存储器件100之中选择期望的一个非易失性存储器件100，并且通过访问存储在所选择的非易失性存储单元100中的输出结果来执行操作。为此，根据读取使能信号激活感测放大器(sense amplifier)。该感测放大器可以通过放大访问的结果来生成输出信号。更具体地说，基于输入信号，行解码器210生成字线信号并且列解码器220生成位线信号。在这种情况下，多个非易失性存储单元100的公共源线可以彼此电连接，具体来说，电连接到地电压端。可以基于字线信号和位线信号选择和访问多个非易失性存储单元中的一个，并且可以读取存储在所选择的非易失性存储单元中的输出结果。读取的结果被发送到感测放大器，并且感测放大器通过放大读取的结果来输出输出信号。图5是根据本发明实施例的、当图3的逻辑器件执行读取操作时使用的信号的时序图。图6是图5的时序图的部分A的放大视图。参照图3和图5，在大约200ns处(从时序图看，说“在大约210ns处”或者甚至“在大约208ns处”可能更精确)，地址信号ADD从逻辑低变为逻辑高。地址信号ADD意指输入信号。从而，基于地址信号ADD的这种逻辑电平变换生成字线信号和位线信号，并且基于该字线信号和位线信号选择和访问多个非易失性存储单元100中的一个。如果所访问的非易失性存储单元100是“关断(off) ”的，则所访问的非易失性存储单元100可以具有“关断”电阻值IVF。在这种情况下，从连接到所访问的非易失性存储单元100的位线输出的位线信号BL (Roff)可以是逻辑高。感测放大器放大该位线信号BL (Roff)并且输出经放大的位线信号SBL(Rqff)。随后，可以基于经放大的位线信号SBL(Rqff)的逻辑电平输出高电平输出信号OUT (Roff)。如果所访问的非易失性存储单元100是“开启(on) ”的，则所访问的非易失性存储单元100可以具有“开启”电阻值R,在这种情况下，从连接到所访问的非易失性存储单元100的位线输出的位线信号BL(Rqn)可以是逻辑低。感测放大器放大该位线信号BL(Rw)并且输出经放大的位线信号SBL(Ron)。随后，可以基于经放大的位线信号SBL(Rw)的逻辑电平输出低电平的输出信号OUT(Rqn)。以上在大约200ns处的操作可以在大约400ns处再次被执行。参照图3和图6，地址信号ADD从逻辑高变到逻辑低。地址信号ADD意指输入信号。从而，基于地址信号ADD的这种逻辑电平变换生成字线信号和位线信号，并且基于该字线信号和位线信号选择和访问多个非易失性存储单元100中的一个。如果在大约200ns处访问的非易失性存储单元100是“开启”的并且在大约400ns处访问的非易失性存储单元100是“关断”的，则来自连接到所选择的非易失性存储单元的 位线BL的位线信号BL (Ron- > Roff)从低变到高。感测放大器放大该位线信号BL (Ron- > Roff)并且输出经放大的位线信号SBL (Ron- > Roff)。随后,可以基于经放大的位线信号SBL (Ron- >Roff)的逻辑电平输出高电平输出信号OUT (Rw- > Roff)。如果在大约200ns处访问的非易失性存储单元100是“关断”的并且在大约400ns处访问的非易失性存储单元100是“开启”的，则来自连接到所选择的非易失性存储单元的位线BL的位线信号BLOVf- > Ron)从高变到低。感测放大器放大该位线信号BLOVf- >Ron)并且输出经放大的位线信号SBLOVf-> Rw)。随后，可以基于经放大的位线信号SBL(Roff- > Ron)的逻辑电平输出低电平输出信号OUT(Rqff- > Ron)。如图6中所示，根据本发明实施例的逻辑器件可以基于地址信号ADD的仅仅大约6ns的时间段的逻辑电平变换来执行读取操作。也就是说，根据本发明实施例的逻辑器件的操作速度提高了。此外，可以使用存储单元阵列来优化芯片大小和图3的解码器单元200。此外，因为使用地址信号ADD来访问非易失性存储单元，所以增加非易失性存储单元的数量是很容易的。因此，可以容易地制造可以在其中实现许多LUT(查找表)的高位(high-bit)逻辑器件。图7是根据本发明另一实施例的、包括在逻辑器件中的功能块30b的示意性框图。逻辑器件30b可以是图3的逻辑器件30的修改的示例。在这里将不再次提供对功能块30b的与对图3的功能块30a的描述相同的描述。参照图7，与图3的功能块30相比，该逻辑器件中的功能块30b还可以包括分离的源线SSL。多条分离的源线SSL可以连接在多个非易失性存储单元100和解码器单元200之间。更具体地说，多条分离的源线SSL中的每一条可以连接到多个非易失性存储单元100之中的、布置在多条位线BL延伸的方向(即，第二方向)上的非易失性存储单元100的源端ST。在这种情况下，与图3的解码器单元200相比，该解码器单元200，具体来说，列解码器220还可以基于输入信号生成源线信号。多条分离的源线SSL可以向非易失性存储单元100的源端ST发送源线信号。与使用公共源线的图3的实施例相比，在当前实施例中，使用分离的源线(SSL)，从而可以在擦除操作期间个别地擦除多个非易失性存储单元100。因此，可以个别地控制多个非易失性存储单元100。
应该理解，在此描述的示范性实施例应该被认为仅是描述性的，而非出于限制的 目的。对每个示例实施例中的特征或方面的描述一般应当被视为可用于其他示例实施例中的其他相似特征或方面。
权利要求
1.一种用于生成与输入信号相关的输出信号以执行操作的逻辑器件，所述逻辑器件包括用于存储与输入信号相关的全部可能输出结果的多个非易失性存储单元， 其中，通过基于输入信号选择和访问所述多个非易失性存储单元中的一个来生成所述输出信号。
2.如权利要求I所述的逻辑器件，其中通过基于输入信号选择所述多个非易失性存储单元中的一个并且将用于执行所述操作的信息存储在所选择的非易失性存储单元中来重新配置所述逻辑器件。
3.如权利要求I所述的逻辑器件，还包括解码器，其用于基于输入信号生成字线信号和位线信号，以及 其中基于该字线信号和该位线信号访问所述多个非易失性存储单元。
4.如权利要求I所述的逻辑器件，还包括连接到所述多个非易失性存储单元的源端的至少一条公共源线。
5.如权利要求I所述的逻辑器件，其中所述多个非易失性存储单元的中的每一个包括 电阻式存储器件；以及 晶体管，其包括接收字线信号的栅极、接收位线信号的漏极和连接到所述电阻式存储器件的源极。
6.如权利要求5所述的逻辑器件，其中所述电阻式存储器件连接在晶体管的源极和相应的源端之间。
7.如权利要求5所述的逻辑器件，还包括 多条字线，用于向晶体管的栅极传送字线信号，所述多条字线沿第一方向延伸；以及 多条位线，用于向晶体管的漏极传送位线信号，所述多条位线沿与第一方向基本垂直的第二方向延伸。
8.如权利要求7所述的逻辑器件，其中所述非易失性存储单元在第一方向和第二方向上排列成阵列。
9.如权利要求I所述的逻辑器件，还包括连接在多个非易失性存储单元和解码器之间的多条分离的源线， 其中所述多条分离的源线中的每一条连接到所述多个非易失性存储单元之中沿第二方向排列的非易失性存储单元的源端。
10.如权利要求9所述的逻辑器件，其中所述解码器基于输入信号生成源线信号，以及 所述源线信号经由所述多条分离的源线被传送到源端。
11.一种用于生成与输入信号相关的输出信号以执行操作的逻辑器件，所述逻辑器件包括 多个非易失性存储单元，用于存储与输入信号相关的全部可能输出结果； 多条字线，用于向所述多个非易失性存储单元传送字线信号；以及 多条位线，用于向所述多个非易失性存储单元传送位线信号， 其中，所述逻辑器件通过基于字线信号和位线信号选择和访问所述多个非易失性存储单元中的一个来生成所述输出信号。
12.如权利要求11所述的逻辑器件，其中所述非易失性存储单元排列成阵列。
13.如权利要求11所述的逻辑器件，还包括连接到所述多个非易失性存储单元的源端的公共源线。
14.如权利要求11所述的逻辑器件，还包括解码器，其用于基于输入信号生成字线信号和位线信号。
15.如权利要求14所述的逻辑器件，还包括连接在多个非易失性存储单元和解码器之间的多条分离的源线， 其中所述多条分离的源线分别连接到所述多个非易失性存储单元之中布置在所述多条位线延伸的方向上的非易失性存储单元的源端。
全文摘要
一种以高速操作的逻辑器件。为了通过生成与输入信号相关的输出信号来执行操作，所述逻辑器件包括用于存储与输入信号相关的全部可能输出结果的多个非易失性存储单元。通过基于输入信号选择和访问所述多个非易失性存储单元中的一个来生成所述输出信号。
文档编号G11C16/24GK102855932SQ20121009476
公开日2013年1月2日 申请日期2012年4月1日 优先权日2011年6月27日
发明者丁亨洙, 金镐正, 申在光, 崔贤植 申请人:三星电子株式会社