非易失性半导体存储装置、系统及其中的不良列的管理方法

专利名称：非易失性半导体存储装置、系统及其中的不良列的管理方法
技术领域：
本发明涉及一种非易失性半导体存储装置，尤其是涉及能够电气改写的非易失性半导体存储装置的不良列管理方法。
背景技术：
以前，作为能够电气改写的非易失性半导体存储装置的一种，已知NAND型闪速存储器。在NAND型闪速存储器中，为了救济制造工序中产生的存储器单元的不良，安装将任意不良列自动置换成任意冗余列的冗余列救济方式(挠性列冗余)。在冗余列救济方式中，每当必要时都进行输入列地址与不良列地址的一致检测，在输入列地址与不良列地址一致时，调换访问的列(例如，参照特开2001-250395)。在不良地址存储电路中通常使用熔丝电路、ROM电路等，但也公开不设计这些电路，在存储器单元阵列内与其它各种初始设定数据一起存储不良地址的方式(例如，参照特开2001-176290)。这时，在电源导通时自动读出不良地址，传输至初始设定寄存器。在以后的操作中，根据保持在初始设定寄存器中的不良地址，进行不良列的置换控制。此外，NAND型闪速存储器中的数据写入序列反复进行规定的写入电压施加和写入验证(verify)。即，在验证读出后，进行检查全部数据的写入是否结束的验证判定(通过/失败判定)，如果判定全部的位写入结束，则写入序列结束，如果判定存在写入不完全的位，则再次施加写入电压。预先设定写入电压施加次数的最大值(写入周期数或循环数)Nmax。在即便写入次数达到Nmax、全部位的写入也未结束时，设定写入为“失败”，写入序列结束。在对包含不良存储器单元的列进行验证判定时，因不良存储器单元的写入未结束，从而反复写入直至最大写入次数Nmax，成为“失败”，所以写入序列长时间化。因此，公开在验证判定电路中具备保持用于分离不良列的数据的锁存电路，从验证判定的判定对象中去除不良列的结构(例如，参照特开2002-140899)。此外，为了救济出厂后在NAND型闪速存储器的使用中后继产生的不良，公开设置有能够根据来自芯片外部的指令输入、写入不良列分离数据的锁存电路的结构(例如，参照特开 2006-79695)。但是，由于冗余列救济方式每当必要时都在设置于NAND型闪速存储器内部的比较电路中进行输入列地址与不良列地址的一致检测，进行调换访问的列的置换控制，所以成为妨碍高速操作的一个因素。此外，在装置内部不存在不良列、或者只存在比预先安装的冗余列数少的不良列数时，保留未使用的冗余列不变出厂。这时，无论作为存储器单元是否正常，均存在未使用区域、即从芯片外部还是从内部都不能写入数据的区域，不能说有效使用存储器单元，使方便性降低。

发明内容
根据本发明的第I方式，提供一种非易失性半导体存储装置，具备存储器单元阵列，其排列有能够电气改写的非易失性存储器单元；第I数据保持电路，其至少能够暂时保持所述存储器单元的同时读出或写入的统一处理单位的读出数据或写入数据；将所述第I数据保持电路的所述数据取出至装置外部的电路；以及第2数据保持电路，其在电源导通时自动设定数据，且能够利用从装置外部输入的指令，变更在所述电源导通时设定的数据；其中，所述统一处理单位是容量等于装置内部利用的单位数、与可向装置外部连续输出或者从装置外部连续输入的最大单位数之和的单位。根据本发明的第2方式，提供权利要求I所述的非易失性半导体存储装置，还具备检测电路部件，其包含第I检测电路，其将第I检测线设定在所述第I数据保持电路中保持的I列大小的数据的列单位的逻辑电平；第2检测电路，其对应于所述第2数据保持电路中保持的数据，有选择地将该逻辑电平转换到第2检测线；以及第3检测电路，其响应于列激活信号，将转换到所述第2检测线的逻辑电平转换到连接于验证判定电路的第3检测线；并连接于所述第I数据保持电路和所述验证判定电路之间。根据本发明第3方式，提供一种非易失性半导体存储系统中的不良列的管理方法，包括向包含非易失性半导体存储器的非易失性半导体存储系统供给电源，起动非易失性半导体存储器；检测所述电源的供给，读出所述非易失性半导体存储器的存储器单元阵列中保持的不良列地址数据，作为不良列分离数据保持在保持电路中；初始化保持页面单位的数据的数据锁存电路，设定为第I数据；从存储器控制器对所述非易失性半导体存储器输入不良列信息的输出指令，开始所述非易失性半导体存储器中的不良列信息的输出操作；经由数据线，读出I列大小的数据；判定读出的数据的所述列是正常列还是异常列；如果该列是不良列，则更新不良列管理表格；在该列不是不良列时，或者如果该列是不良列则在更新不良列管理表格之后，判定该列地址是否是最终列地址；在不是最终列时，增加列地址，经由数据线，依次读出下面的I列大小的数据，判定该列地址是否是最终列地址；以及在判定该列地址是最终列地址的时刻，结束不良列信息输出操作。
根据本发明的第4方式，提供一种非易失性半导体存储系统中的不良列的管理方法，包括向包含非易失性半导体存储器的非易失性半导体存储系统供给电源，起动非易失性半导体存储器；
检测所述电源的供给，读出所述非易失性半导体存储器的存储器单元阵列中保持的不良列地址数据，作为不良列分离数据保持在保持电路中；从存储器控制器对所述非易失性半导体存储器输入不良列信息的输出指令，开始所述非易失性半导体存储器中的不良列信息的输出操作；读出所述保持电路保持的不良列分离数据；根据读出的不良列分离数据，判定对应的列是正常列还是异常列；如果所述对应的列是不良列，则更新不良列管理表格；在所述对应的列不是不良列时，或者如果所述对应的列是不良列则在更新不良列管理表格之后，判定所述对应的列地址是否是最终列地址；在不是最终列时，增加列地址，经由数据线，依次读出下面的I列大小的数据，判定该列地址是否是最终列地址；以及在判定该列地址是最终列地址的时刻，结束不良列信息输出操作。


图I是表示本发明的第I实施方式的非易失性半导体存储系统的结构框图。图2是表示本发明的第I实施方式的非易失性半导体存储系统中的NAND型闪速存储器的结构框图。图3是本发明的第I实施方式的非易失性半导体存储系统中的NAND型闪速存储器的存储器核心部分的单元阵列结构图。图4是表示本发明的第I实施方式的非易失性半导体存储系统中的NAND型闪速存储器的页面缓冲器的电路图。图5是表示本发明的第I实施方式的非易失性半导体存储系统中的NAND型闪速存储器的读出放大器电路的电路图。图6是表示本发明的第I实施方式的非易失性半导体存储系统中的NAND型闪速存储器的列分离数据保持电路的电路图。图7是表示本发明的第I实施方式的非易失性半导体存储系统中的NAND型闪速存储器的解码器电路的电路图。图8是表示本发明的第I实施方式的非易失性半导体存储系统中的NAND型闪速存储器的不良列检测序列的电路图。图9是表示本发明的第I实施方式的非易失性半导体存储系统中的页面内不良管理方式的模式图。图10是表示本发明的第I实施方式的非易失性半导体存储系统中的页面内不良管理方式的模式图。图11是表示本发明的第I实施方式的非易失性半导体存储系统的另一结构框图。图12是表示本发明的第2实施方式的非易失性半导体存储系统中的NAND型闪速存储器的结构框图。图13是表示本发明的第2实施方式的非易失性半导体存储系统中的NAND型闪速存储器的读出放大器电路的电路图。图14是表示本发明的第2实施方式的非易失性半导体存储系统中的NAND型闪速存储器的解码器电路的电路图。图15是表示本发明的第2实施方式的非易失性半导体存储系统中的NAND型闪速存储器的不良列检测序列的电路图。图16是表示本发明的第3实施方式的非易失性半导体存储系统中的NAND型闪速存储器的列分离数据输出的功能块结构的框图。图17是表示本发明的第3实施方式的非易失性半导体存储系统中的NAND型闪速存储器的列分离数据保持电路的结构图。图18是表示本发明的第3实施方式的非易失性半导体存储系统中的NAND型闪速存储器的解码器电路的结构图。图19是表示本发明的第3实施方式的非易失性半导体存储系统中的NAND型闪速存储器的数据缓冲电路的结构图。图20是表示本发明的第3实施方式的非易失性半导体存储系统中的NAND型闪速存储器的总线选择电路的结构图。图21是表示本发明的第3实施方式的非易失性半导体存储系统中的NAND型闪速存储器中的存储器单元阵列及包含读出放大器电路的其周边电路的结构框图。图22是示意地表示本发明的第3实施方式的非易失性半导体存储系统中的NAND型闪速存储器中的读出放大器电路与位线的对应图。图23是表示图21中示出的读出放大器电路中的I个读出放大器S/A的电路结构图。图24是表示本发明的第4实施方式的存储卡的结构框图。图25是表示本发明的第5实施方式的存储卡支架的模式图。图26是表示本发明的第6实施方式的连接装置的模式图。图27是表示本发明的第7实施方式的连接装置的模式图。
具体实施例方式下面，参照附图来说明本发明的实施方式。(第I实施方式)图I是表示本实施方式的非易失性半导体存储系统的结构框图。非易失性半导体存储系统具有NAND型闪速存储器100及存储器控制器200。 存储器控制器200如图I所示，具有CPU21 (Central Processing Unit,中央处理单兀)、R0M22 (Read Only Memory,只读存储器)、RAM23 (Random Access Memory,随机存取存储器)、缓冲器24、ECC电路25及不良地址管理块26，根据来自外部主机等系统的请求，访问NAND型闪速存储器100，进行数据的写入、读出及删除等的控制。CPU21控制整个非易失性半导体存储系统的操作，在非易失性半导体存储系统接受电源供给时，将存储在R0M22中的固件(firmware)读出到RAM23上，执行规定处理。
R0M22存储由CPU21控制的固件等，RAM23被用作CPU21的作业区域。缓冲器24在向NAND型闪速存储器100写入从外部主机等传输的数据时，暂时存储一定量的数据，或在向外部主机等传输从NAND型闪速存储器100读出的数据时，暂时存储一定量的数据。
ECC电路25在向NAND型闪速存储器100写入数据时，根据从外部主机等输入存储器控制器200的写入数据生成ECC代码，赋予该数据。此外，在从NAND型闪速存储器100读出数据时，通过比较根据读出的数据生成的ECC代码和写入时赋予的ECC代码，检测或修
正错误。不良地址管理块26，根据从NAND型闪速存储器100通知的不良列地址信息构成，管理该不良列地址信息。关于不良列地址如后所述。下面，说明NAND型闪速存储器100的结构。图2表示NAND型闪速存储器100的功能块结构，图3表示其存储器核心部分的单元阵列结构。NAND型闪速存储器100具有输入缓冲器I、输入缓冲器2、指令解码器3、状态机(state machine) 4、R0M5、RAM6、电源导通检测电路7、地址缓冲器8、控制寄存器9a、控制寄存器％、行解码器10、读出放大器电路11、高电压产生电路12、控制寄存器13、存储器单元阵列14、位线选择电路15、验证判定电路16、数据缓冲器17、及输出缓冲器18。芯片使能信号CEnx、写使能信号WEnx、读使能信号REnx、指令锁存使能信号CLEx、地址锁存使能信号ALEx、写保护信号WPnx等外部控制信号经由控制管脚输入输入缓冲器
I。指令、地址、及数据经由输入输出管脚(I/O管脚)输入输入缓冲器2。此外，虽图2中未图示，但从NAND型闪速存储器100对存储器控制器200输出表示NAND型闪速存储器100对写入、读出及删除操作等处于准备状态、还是处于繁忙状态的状况信号RBx。从输入输出管脚输入的指令经由输入缓冲器2传输至指令解码器3，由指令解码器3解码后，传输至状态机4。状态机4是NAND型闪速存储器100的内部控制电路，其控制程序的一部分或全部保持在R0M5、RAM6中。若非易失性半导体存储系统接受电源供给，电源导通检测电路7检测电源导通，则将控制程序的一部分或全部传输至RAM6。状态机4根据传输至RAM6的控制程序，对应于从指令解码器3输入的指令，控制写入、读出及删除等各种操作。从输入输出管脚输入的地址，经由地址缓冲器8，在通过状态机4的控制确定的规定定时中，输入到控制寄存器9a及控制寄存器％，传输至行解码器10、读出放大器电路11
坐寸o高电压产生电路12由从状态机4经由控制寄存器13供给的信号控制，对应于写入、读出及删除等各种操作，产生必需的高电压。存储器单元阵列14如图3所示，排列串联连接能够电气改写的非易失性存储器单元MCO MC31 (下面，有时通常称为存储器单元MC)的NAND单元部件(NAND串(string))NU而构成。存储器单元MC例如具有在半导体基板上经由隧道绝缘膜形成的浮置栅极电极，及在该浮置栅极电极上经由栅极间绝缘膜层积的控制栅极电极。存储器单元MC利用浮置栅极电极上积蓄的电荷的多少所引起的阈值电压的变化，可以非易失地保持例如利用上位页面数据“X”和下位页面数据“y”定义、按阈值电压的顺序分配数据“11”、“10”、“00”、“01”的4值数据“xy”的一个。NAND单元部件NU的一端经由选择栅极晶体管STl连接于位线BL，另一端经由选择栅极晶体管ST2连接于共同源极线CELSRC。同一行的存储器单元MC的控制栅极电极分别沿存储器单元列方向延伸并共同连接，构成字线WLO WL31 (下面，有时通常称为字线WL)。此外，选择栅极晶体管ST1、ST2的控制栅极电极分别沿存储器单元列方向延伸并共同连接，构成选择栅极线S⑶、SGS。在存储器单元列方向排列多个的NAND单元部件NU的集合构成成为数据删除的最小单位的块BLK，在存储器单元行方向配置多个块BLKO BLKn。行解码器10配置在字线WL的一端侧，根据从控制寄存器9a输入的地址，选择驱 动字线WL、选择栅极线SGS、及选择栅极线S⑶。读出放大器电路11配置在位线BL的一端侧，提供数据的写入及读出。此外，读出放大器电路11具备多个页面缓冲器PB，经由选择电路15，有选择地连接于块BLK内的位线BL中、作为由从端部数第偶数条的位线BL构成的组的偶数位线BLe、或作为由第奇数条的位线BL构成的组的奇数位线BLo之一方。选择电路15从2组位线BLe、BLo中仅选择一方连接于读出放大器电路11，且将2组位线BLe、BLo的另一方作为非选择，不连接于读出放大器电路11。此外，在数据读出时，通过将非选择侧的位线BL接地，降低位线BL间的耦合噪声。由I条字线WL及偶数位线BLe选择的存储器单元MC的集合构成作为写入及读出的单位的I个页面，由I条字线WL及奇数位线BLo选择的存储器单元MC的集合构成另一个页面。验证判定电路16，附属于读出放大器电路11设置，根据数据写入时读出放大器电路11内的页面缓冲器PB具有的数据锁存器LATl保持的数据，进行后述的验证判定操作。写入数据经由数据缓冲器17加载至读出放大器电路11，读出到读出放大器电路11的数据经由输出缓冲器18输出到外部。图4表示读出放大器电路11的I个页面缓冲器PB的结构例。配置在读出节点(sense node) Nsen和位线BL之间的NMOS晶体管Ql由位线控制信号BLCLAMP控制，进行箝位(clamp)位线BL的预充电(precharge)电压的操作、及作为放大位线BL的电压的预读出放大器的操作。将读出节点Nsen与由位线预充电控制信号BLPRE控制的预充电用NMOS晶体管Q2连接，并且，必要时与电荷保持用电容器Cl连接。读出节点Nsen经由位线控制信号BLCl控制的传输用NMOS晶体管Q3，连接于数据锁存器LATl的一个数据节点NI。在数据节点NI和读出节点Nsen之间设置用于暂时存储读出数据的数据存储电路DS。漏极连接于电压端子VREG的NMOS晶体管Q4的栅极是数据存储节点NR。在该存储节点NR和数据锁存器LATl的数据节点NI之间，配置由数据传输控制信号DTG控制的数据传输用NMOS晶体管Q6。此外，对应于存储节点NR保持的数据，为了向读出节点Nsen传输电压VREG，在NMOS晶体管Q4和读出节点Nsen之间配置由电压传输控制信号REG控制的NMOS晶体管Q5。在本实施方式中配置I个数据存储电路DS，但也可配置多个。数据存储电路DS在写入时保持前一周期的写入数据，在后述的验证判定操作中，仅将“0”写入不完全的存储器单元MC，用作将“0”数据写回到数据锁存器LATl的数据节点NI用的写回电路。另外，数据锁存器LATl的另一个数据节点N2经由后述的验证检查电路VCK，连接于第I检测线COM。此外，将读出节点Nsen经由位线控制信号BLC2控制的传输用NMOS晶体管Q7，与作为用作数据高速缓冲存储器的第I数据保持电路的数据锁存器LAT2连接。在数据锁存器LATl和LAT2之间，同时传输I个页面大小的写入或读出数据。在存储器单元MC可以保持4值数据时，例如，为了对下位页面写入，必需参照上位页面数据，或者在上位页面数据写入中必需参照下位页面数据。例如，如果必需参照下位页面数据写入上位页面数据，则在数据锁存器LATl中保持应该写入的上位数据，在下位页面数据已被写入存储器单元MC中时，读出上述数据并保持在数据锁存器LAT2中。而且，边参照该下位页面数据，边进行上位页面数据的写入验证控制。数据锁存器LAT2的数据节点Nil、N12经由列选择信号CSLi控制的列选择栅极Q11、Q12连接于互补数据线DL、DLn。该互补数据线DL、DLn以页面内的输入输出端子为单位进行集合，通过差动放大器判定其数据状态。互补数据线DL、DLn分别与PMOS晶体管Q21、NM0S晶体管Q22连接。PMOS晶体管Q21的源极连接于电源电压Vdd，NMOS晶体管Q22的源极连接于接地电压Vss。PMOS晶体管Q21、NM0S晶体管Q22的栅极构成为由解码器电路DEC2控制，互补地导通、截止。解码器电路DEC2由后述的激活信号FCSLn控制。图5中示出构成I个页面的读出放大器电路11的结构。图4中示出的保持I位数据的页面缓冲器PB具有的第I检测线COM以页面缓冲器PBO PB7为单位(S卩，以字节单位)共同连接，构成I列。第I检测线COM的逻辑电平信息经由PMOS晶体管Q42及Q43传递至第2检测线NC0M，并且，经由NMOS晶体管Q45传递至第3检测线LSEN。将第3检测线LSEN的逻辑电平信息输入验证判定电路16，通知状态机4。即，验证判定用的数据线具有第I检测线COM、第2检测线NCOM及第3检测线LSEN的层结构。第I检测线COM如图4所示，经由各页面缓冲器PB具有的验证检查电路VCK，连接于数据锁存器LATl。在写入或删除时的验证读出中，如果写入结束，则控制该保持数据，以使数据锁存器LATl的数据节点NI全部变为“I”状态。以列单位检测该数据锁存器LATl的数据节点NI的全部“I”状态的是第I检测线COM。第I检测线COM被由控制信号COMHn控制的预充电用PMOS晶体管Q41预充电到电源电压Vdd。在由验证信号VFY激活验证检查电路VCK时，若数据锁存器LATl的数据节点NI即便是I个也是数据“0” (写入不完全)，则放电被预充电的第I检测线COM。这时，表示写入或删除“失败”、即写入或删除未结束。图4中示出的验证信号VFY，例如，以同时激活8个页面缓冲器PB的全部验证检查电路VCK的方式，同时输入到该页面缓冲器PB的全部验证检查电路VCK。这是进行列单位下的通过/失败判定的情况，但在进行位单位下的通过/失败判定时，只要对各个页面缓冲器PB依次输入该验证信号VFY、反复检查即可。第I检测线COM如图5所示，连接于检测各个电平转换用的PMOS晶体管Q42的栅极。PMOS晶体管Q42的源极连接于电源电压Vdd，漏极经由作为后述的第2数据保持电路的列分离数据保持电路19的一个数据节点N22保持的数据、即FUSEDATA信号控制的PMOS晶体管Q43，连接于第2检测线NC0M。图6是表示列分离数据保持电路19的内部结构的电路图。列分离数据保持电路19设置成例如对于不良列等，从验证判定对象中去除该列，根据出厂前的测试结果，写入不 良列分离数据。即，在电源导通时自动读出保持在存储器单元阵列14的初始设定数据存储区域中的列分离数据，写入列分离数据保持电路19中。此外，保持在列分离数据保持电路19中的数据构成为为了在出厂后从验证判定对象中去除NAND型闪速存储器100的使用中产生的不良列，可以根据来自NAND型闪速存储器100外部的指令输入来改写。为了能够执行该改写，如图6所示，在列分离数据保持电路19的另一数据节点N21和接地电压Vss之间，串联连接由列选择信号CSL控制的NMOS晶体管Q31、和由激活信号FCEN控制的NMOS晶体管Q32。此外，将由复位信号FCRST控制的复位用NMOS晶体管Q33连接于数据节点N22。另外，列选择信号CSL与作为解码器电路DECl的输出信号的列选择信号CSLi不同。出厂后，在根据规定序列执行的不良检查中新发现不良列时，为了从验证判定对象中去除该不良列，根据规定的指令输入，将列分离数据写入列分离数据保持电路19。gp, NMOS晶体管Q31由列选择信号CSL导通，NMOS晶体管Q32由图2中示出的控制寄存器％激活的激活信号FCEN导通，从而锁存设定列分离数据保持电路19的另一个数据节点21为“O”、一个数据节点N22为“I”的列分离数据。S卩，列分离数据保持电路19保持的列分离数据在正常列(不是不良列中的列)中是设定导通图5的PMOS晶体管Q43、即设定FUSEDATA信号为“0”的数据。另外，在不良列中，是设定截止PMOS晶体管Q43、即设定FUSEDATA信号为“I”的数据。另外，出厂后的不良检查也可在系统起动时的初始设定操作中执行，或者，也可以在任意的定时中通过规定的指令输入来执行。如图5所示，第2检测线NC0M，与第I检测线COM——对应地配置，对于正常列，是用于检测第I检测线COM的电平转换的检测线，并且，经由复位信号C0LDRST控制的复位用NMOS晶体管Q44，连接于接地电压Vss。通过利用复位信号C0LDRST使NMOS晶体管Q44导通，将第2检测线NCOM复位成接地电压Vss。各列的第2检测线NCOM连接于检测各个第I检测线COM的电平转换用的NMOS晶体管Q45的栅极，各列的NMOS晶体管Q45的漏极共同连接于第3检测线LSEN。第3检测线LSEN是为了检测各列中的第2检测线NCOM的电平转换而设置的统一检测线。在NMOS晶体管Q45的源极上，与NMOS晶体管Q45串联连接由从控制寄存器9b输入的激活信号DEN控制的NMOS晶体管Q46。在验证判定时，存在写入不完全的存储器单元MC，预充电的第I检测线COM经由验证检查电路VCK放电时，第I检测线COM转换成逻辑电平“L”，对应的PMOS晶体管Q42导通。
这里，在正常列中，PMOS晶体管Q43为导通，第2检测线NCOM经由PMOS晶体管Q42、Q43充电，转换成逻辑电平“H”。另外，在不良列中，PMOS晶体管Q43为截止，不管第I检测线COM的电平转换如何，第2检测线NCOM都保持逻辑电平“L”的初始状态(未充电)。在验证判定操作中，由于NMOS晶体管Q46始终导通，所以在第2检测线NCOM表示向逻辑电平“H”转换时，NMOS晶体管Q45变为导通，第3检测线LSEN放电。另外，在第2检测线NCOM保持逻辑电平“L”的初始状态时，NMOS晶体管Q45变为截止，第3检测线LSEN不放电。验证判定电路16检测该第3检测线LSEN的逻辑电平的转换，执行验证判定。 即，如果第3检测线LSEN放电，转换为逻辑电平“L”，则作为验证判定结果，通知状态机4 “失败”，但在第3检测线LSEN不放电、保持逻辑电平“H”时，作为验证判定结果，通知状态机4 “通过”。状态机4根据验证判定的结果，例如，如果是“失败”，则再次进行施加写入电压等的条件判定。因此，可以通过设置列分离数据保持电路19，将不良列强制地设为“通过”、即从验证判定对象中去除。在本实施方式的半导体存储系统中，将列分离数据保持电路19的一个数据节点N22保持的数据、即FUSEDATA信号也输入解码器电路DEC1。由此，可以边将电路面积的增大抑制在最小限度，边将不良列地址信息通知NAND型闪速存储器100外部、例如存储器控制器200。下面，依据NAND型闪速存储器100的操作，详细说明该方面。图7表示图5中示出的解码器电路DEC1、和作为页面缓冲器PB的输入信号的列选择信号CSLi及激活信号FCSLn的关系。在本实施方式中，列分离数据保持电路19由于以I个字节单位(I列单位)配置，所以解码器电路DECl也同样，对I列配置I个。因此，将作为解码器电路DECl的输出信号的列选择信号CSLi及激活信号FCSLn作为共同信号输入该列的页面缓冲器PB。解码器电路DECl以FUSEDATA信号及从地址缓冲器生成的列地址预解码信号CA、CBXC及⑶为输入信号。这里，列地址预解码信号CA、CB、CC及⑶构成为仅在选择该列的情况下全部输入“ I ”，在未选择该列时，至少向一个或一个以上部位输入“0”。在解码器电路DECl中，将列地址预解码信号CA、CB、CC及⑶输入NAND电路DEC1A。将NAND电路DEClA的输出信号CSLn输入NOR电路DEClB及反相器电路DEC1C。将反相器电路DEClC的输出信号输入NAND电路DEC1D。将FUSEDATA信号输入NOR电路DEClB及NAND电路DEC1D。NOR电路DEClB的输出信号是列选择信号CSLi，NAND电路DEClD的输出信号是激活信号FCSLn。例如，在将存储器单元MC中保持的写入数据以页面单位保持在数据锁存器LAT2中，将该数据读出至NAND型闪速存储器100外部的串行读取的情况下，地址缓冲器8对应读使能信号REnx，变更在地址缓冲器8内部构成的地址计数器，由此，生成列地址预解码信号CA、CB、CC及⑶，访问地址计数器表示的列地址。对访问端的列中的解码器电路DECl全部输入“ I ”，作为列地址预解码信号CA、CB、CC、及⑶。在该列是正常列时，由于FUSEDATA信号是“0”，所以作为解码器电路DECl的输出信号的列选择信号CSLi变为“ I ”，激活信号FCSLn也变为“ I ”。这时，通过激活列选择信号CSLi，NMOS晶体管Qll、Q12变为导通，允许保持在数据锁存器LAT2中的数据输出。此外，通过将激活信号FCSLn输入解码器电路DEC2，PMOS晶体管Q21、NM0S晶体管Q22同时变为截止。另外，在该列是不良列时，由于FUSEDATA信号是“1”，所以作为解码器电路DECl的输出信号的列选择信号CSLi变为“0”，激活信号FCSLn也变为“O”。这时，由于列选择信号CSLi是非活性不变，所以NMOS晶体管Qll、Q12变为截止，不允许数据锁存器LAT2中保持的数据输出。此外，通过将激活信号FCSLn输入解码器电路DEC2，PMOS晶体管Q21、NMOS晶体管Q22同时变为导通，不管数据锁存器LAT2中保持的数据如何，均强制固定互补数据线DL、DLn。因此，在不良列中，互补数据线DL、DLn始终输出固定数据。 此外，例如，在将来自NAND型闪速存储器100外部的写入数据例如以I个字节单位投入数据锁存器LAT2的程序数据加载的情况下，地址缓冲器8对应于写使能(writeenable)信号WEnx，变更在地址缓冲器8内部构成的地址计数器，由此，生成地址预解码信号CA、CB、CC及⑶，访问地址计数器表示的唯一的列地址。对访问端的列中的DECl全部输入“1”，作为列地址预解码信号CA、CB、CC及⑶。在该列是正常列时，由于FUSEDATA信号是“0”，所以作为解码器电路DECl的输出信号的列选择信号CSLi变为“ I ”，激活信号FCSLn也变为“ I ”。这时，通过激活列选择信号CSLi，NMOS晶体管Q11、Q12变为导通，允许向数据锁存器LAT2输入数据。此外，通过将激活信号FCSLn输入解码器电路DEC2，PMOS晶体管Q21、NMOS晶体管Q22同时变为截止。另外，在该列是不良列时，由于FUSEDATA信号是“1”，所以作为解码器电路DECl的输出信号的列选择信号CSLi变为“0”，激活信号FCSLn也变为“O”。这时，由于列选择信号CSLi是非活性不变，所以不允许向数据锁存器LAT2输入数据。因此，不变更数据锁存器LAT2保持的数据。在本实施方式的半导体存储系统中，利用上述结构及操作，在半导体存储系统起动时，根据图8中示出的序列，将不良列信息通知给存储器控制器200。图8是表示不良列信息输出操作的流程图。首先，如果向非易失性半导体存储系统供给电源，则电源导通检测电路7检测电源导通，NAND型闪速存储器100起动(S801)。状态机4接收来自电源导通检测电路7的输出信号，读出存储器单元阵列14内的初始设定数据区域中保持的各种初始设定数据、及包含通过出厂前的测试预知的不良列地址的数据。将各种初始设定数据设置在初始设定数据用的寄存器中，将不良列地址数据写入列分离数据保持电路19中(S802)。接着，将页面单位的数据锁存器LAT2初始化成第I数据、例如“0”数据(删除状态)(S803)。如果对存储器控制器200通知初始化操作结束，则存储器控制器200对NAND型闪速存储器100输入不良列信息输出指令，开始不良列信息输出操作(S804)。接着，经由互补数据线DL、DLn读出数据锁存器LAT2的数据(S805)。这里，设定经由互补数据线DL、DLn读出至NAND型闪速存储器100的数据为第2数据。在本实施方式中，构成为如果FUSEDATA信号为“O”、即是正常列，则作为第2数据，例如读出与数据锁存器LAT2中保持的数据相同的“0”数据。 另外，如果FUSEDATA信号为“I”、即是不良列，则互补数据线DL、DLn与数据锁存器LAT2分离，可以输出由解码器电路DEC2固定的数据。在本实施方式中，构成为作为第2数据，例如读出“I”数据。S卩，如果经由互补数据线DL、DLn读出至NAND型闪速存储器100外部的第2数据是与数据锁存器LAT2中保持的第I数据“0”相同的“0”数据，则存储器控制器200识别该列是正常列，如果是“I”数据，则存储器控制器200识别该列是不良列(S806)。如果该列是不良列，则更新由存储器控制器200内部的不良地址管理块26管理的不良列管理表格(S807)。在该列不是不良列时，或者是不良列，但更新了由不良地址管理块26管理的不良列管理表格之后，判定该列地址是否是最终列地址(S808)。在不是最终列时，由地址计数器增加列地址，继续不良列信息输出操作。如果全部的列判定结束，则NAND型闪速存储器100结束不良列信息输出操作(S809)。如上所述，通过接续NAND型闪速存储器100的初始设定操作执行不良列信息输出操作，存储器控制器200可识别不良列地址，根据该信息，管理不良列。存储器控制器200根据被通知的信息，构成内部的不良地址管理块26，去除对不良列的写入数据加载、或输入无效数据。此外，执行在从不良列的数据读出中废弃该读出数据，或者不执行从该列的读出等的控制。此外，在不良列中，通过将数据锁存器LAT2的初始状态预先设定为避免列不良的数据，即便在写入、读出、删除等操作中，也可使列不良对装置操作的影响为最小限度。在列不良中，例如存在列泄漏不良、列开放不良等。这些不良例如可在上述出厂后的不良检查时检测。或者，在列泄漏不良或列开放不良任一方的产生频率起支配作用时，对应于此，也可将数据锁存器LAT2预先设定为避免任一方不良的数据。图9是表示本实施方式的非易失性半导体存储系统中的页面内不良管理方式的模式图。页面内的逻辑列地址分为2个区域，即，在与NAND型闪速存储器100外部之间可以进行数据输入输出的外部可访问区域(第I数据区域)；和在装置内部用于保持或者读出例如写入管理信息(多值写入操作中利用的标记信息等)、保护信息等的各种信息的内部占有区域(第2数据区域)。构成作为NAND型闪速存储器100内部的写入及读出操作中的有效数据处理单位(统一处理单位)的I个页面的逻辑列地址数的特征在于，由这些区域的总和构成。这里，在有效数据处理单位内，不包含虽然可电连接于外部、但不能写入或读出数据的区域(例如虚拟区域等)。图9表示在外部可访问区域中，例如在逻辑列地址OOOlh中存在不良列的情况。将该不良列信息通知给存储器控制器200，在不良地址管理块26中管理。此外，图10是表示变形了图9之一部分的页面内不良管理方式的模式图。页面内的逻辑列地址的特征在于，划分为外部可访问区域、内部占有区域、及内部占有区域专用的冗余区域(第3数据区域)，构成作为有效数据处理单位的I个页面的逻辑列地址数由这些区域的总和构成。
内部占有区域是少数字节数、例如4个字节左右。可是，在该区域中保持对操作状态有影响的重要数据的可能性高。例如，在图10中，在内部占有区域的逻辑列地址IODBh中存在不良列，但期望在内部占有区域中不存在这种不良列。
因此，在内部占有区域中，不是以以前的基于地址比较方式的冗余列救济(挠性列冗余)，而是利用I位的标记信号，判定使用内部占有区域、或使用内部占有区域专用冗余区域。例如，在图10中，表示将内部占有区域的逻辑列地址IODBh置换成内部占有区域专用冗余区域的CRDl的情况。此外，内部占有区域专用冗余区域不必一定设置与内部占有区域相同的单位数。即，内部占有区域专用冗余区域的单位数只要在内部占有区域的单位数及以下适当设定即可。此外，内部占有区域，由于通常以比数据输入输出的周期时间还慢的速度(例如，前者为30ns周期，后者为IOOns周期)被访问，所以也可以只针对内部占有区域专用冗余区域，具有在不良列地址寄存器中保持地址、每次都比较是否存在对该列的访问、根据比较结果变更访问端的电路。即，只要在向装置外部输出数据或者从外部输入数据的区域中可实现高速操作即可。如上所述，在本实施方式的非易失性半导体存储系统中，可通过在构成系统的NAND型闪速存储器100的内部追加简单的结构，另外，去除冗余列救济方式的一部分或全部，提高非易失性半导体存储装置的成本优势，排除高速操作的一个阻碍因素，并且，可向用户提供比以前还多的存储容量。此外，本实施方式的非易失性半导体存储系统如图11所示，即便在I个存储器控制器200控制多个(例如4个)NAND型闪速存储器100时，也可同样构成。此外，在本实施方式的非易失性半导体存储系统中，在NAND型闪速存储器100起动时进行不良列信息输出操作，但不限于此，也可在从存储器控制器200输入规定的指令时开始。此外，本实施方式的非易失性半导体存储系统也可安装在存储卡内部使用，也可作为存储器宏用于混载用途。此外，存储器单元MC也可以是使用包括多晶硅的浮置栅极电极作为电荷积蓄层的结构，也可以是使电子陷(trap)入ONO膜(氧化硅膜-氮化硅膜-氧化硅膜)中的氮化硅膜的结构。此外，在8值、16值等I个存储器单元可保持的信息数增加时，与本实施方式中的读出放大器11相比，必需更多个锁存电路，但这时本实施方式的结构也同样适用。此外，在本实施方式的非易失性半导体存储系统中，说明了读出放大器电路11内部的页面缓冲器PB经由选择电路15有选择地连接于偶数位线BLe或奇数位线BLo之任一方的情况，但不限于此，也可以是I个页面缓冲器PB对应于I根位线BL的电路结构。另外，本发明不限于本实施方式，在不脱离发明精神的范围内可变更该实施方式。(第2实施方式)图12是表示本实施方式的NAND型闪速存储器101的功能块结构框图。下面，对与第I实施方式实质上相同的构成要素附以相同的参照符号，仅说明本实施方式的特征部分。
本实施方式的NAND型闪速存储器101的特征在于在从读出放大器电路11至输出缓冲器电路18的输出信号路径上，为了读出第3检测线LSEN的信息，配置能够根据从指令解码器3通知的信息切换输出的选择器电路20。图13中示出至第3检测线LSEN的输出结构。图13表示构成I个页面的读出放大器电路11的结构。在本实施方式中，读出放大器电路11构成为为了将FUSEDATA信号传递至第3检测线LSEN，由解码器电路DEC3控制漏极与NMOS晶体管Q45连接、源极连接于接地电压Vss的NMOS晶体管Q46的栅极。
解码器电路DEC3例如具有NAND电路DEC3A和反相器电路DEC3B，成为将NAND电路DEC3A的输出信号输入反相器电路DEC3B的结构。NAND电路DEC3A以从控制寄存器9b传输的激活信号DEN、及从DEC4输出的列选择信号CSLi为输入。解码器电路DEC4如图14所示，例如具有NAND电路DEC4A和反相器电路DEC4B，成为将NAND电路DEC4A的输出信号CSLn输入反相器电路DEC4B的结构。NAND电路DEC4A以从地址缓冲器8传输的列地址预解码信号为输入。另外，构成为在PMOS晶体管Q43的源极侧连接由从控制寄存器9b传输的激活信号DEN控制的PMOS晶体管Q47，不良列信息输出操作中无论第I检测线COM的状态如何，均连接于电源电压Vdd。由此，可以仅将根据由配置于地址缓冲器8内的地址计数器生成的列地址预解码信号CA、CB、CC及⑶唯一选择的列地址中的FUSEDATA信号传递至第3检测线LSEN。传递至第3检测线LSEN的信息经由选择电路20、输出缓冲器18，通知给存储器控制器200。在本实施方式的半导体存储系统中，利用上述结构及操作，在半导体存储系统起动时，根据下面的序列将不良列信息通知给存储器控制器200。说明时参照图15。图15是表示不良列信息输出操作的流程图。首先，如果向半导体存储系统供给电源，则电源导通检测电路7检测电源导通，NAND型闪速存储器101起动(S1501)。状态机4接收来自电源导通检测电路7的输出信号，读出在存储器单元阵列14内的初始设定数据区域中保持的各种初始设定数据、及包含通过出厂前的测试预知的不良列地址的数据。将各种初始设定数据设置在初始设定数据用的寄存器中，将不良列地址数据写入列分离数据保持电路19中(S1502)。如果对存储器控制器200通知初始化操作结束，则存储器控制器200对NAND型闪速存储器100输入不良列信息输出指令，开始不良列信息输出操作(S1503)。NAND型闪速存储器101如果接收该指令，则开始不良列信息输出操作。接着，经由第3检测线LSEN，读出不良列分离数据保持电路19保持的FUSEDATA信号(S1504)。这时，选择电路20利用从指令解码器3输入的信号FOUT成为“I”状态，切换成将传递至第3数据线LSEN的FUSEDATA信号传输至输出缓冲器16。FUSEDATA信号如果为“0”，则意味正常列，如果为“ 1”，则意味不良列，所以根据FUSEDATA信号判别该列是否是不良列。另外，不良列信息输出操作中，由激活信号DEN始终导通NMOS晶体管Q46及PMOS晶体管Q47 (SI505)。例如，在FUSEDATA信号是“0” (正常列)时，PMOS晶体管Q43变为导通。这时，由于PMOS晶体管Q47由激活信号DEN导通，所以利用电源电压Vdd，第2检测线NCOM转换成逻辑电平“H”。因此，NMOS晶体管Q45变为导通，第3检测线LSEN经由激活信号DEN导通的NMOS晶体管Q46放电。 另外，在FUSEDATA信号是“I”(不良列)时，PMOS晶体管Q43变为截止，所以第2检测线NCOM的逻辑电平不变化，NMOS晶体管Q45为截止。因此，第3检测线LSEN不经由NMOS晶体管Q46放电。存储器控制器200可通过经由选择电路20及输出缓冲器电路18检测这样的第3检测线LSEN的电平转换，来判别该列是否是不良列。如果该列是不良列，则更新不良列地址管理表格的信息(S1506)。在该列不是不良列时，或者是不良列、但在不良地址管理块26中保持有不良列地址信息之后，判定该列地址是否是最终列地址(S1507)。在不是最终列时，由地址计数器增加列地址，继续不良列信息输出操作。如果全部的列判定结束，则NAND型闪速存储器100结束不良列信息输出操作(S1508)。如上所述，通过接续NAND型闪速存储器100的初始设定操作进行不良列信息输出操作，存储器控制器200可识别不良列地址，根据该信息，管理不良列。即便在本实施方式的非易失性半导体存储系统中，也可以取得与第I实施方式相同的效果。其它与第I实施方式相同。(第3实施方式)图16是表示本第3实施方式的有关NAND型闪速存储器的列分离数据输出的功能块结构的框图。对与第I实施方式及第2实施方式实质上相同的构成要素附以相同的参照符号，下面在本实施方式的说明中，主要仅说明本实施方式的特征部分。读出放大器电路11由相同结构的多个读出放大器单元构成，各个读出放大器单元、例如读出放大器单元11-0由如下构成列分离数据保持电路301、至少相对I个列地址的I个字节的数据缓冲器302、多个读出放大器电路303、地址解码器电路304、及总线选择电路305。在本实施方式中，在将读出到读出放大器303的数据输入数据缓冲器302的同时，也输入总线选择电路305。还将FUSEDATA信号从列分离数据保持电路301输入总线选择电路305。选择电路305根据来自指令解码器3的指令，选择输出读出到读出放大器电路303的数据、或者从列分离数据保持电路301输入的FUSEDATA信号。由总线选择电路305选择的数据经由解码从地址缓冲器8传输的地址预解码信号CA、CB、CC、⑶的地址解码器电路304的输出信号、或者与其关联生成的输出信号OUTO控制的输出缓冲器，读出到输出总线OUTBUS上，输出至输出端衰减器(output pad) IOx0从地址缓冲器8传输的地址预解码信号CA、CB、CC、⑶共同输入各读出放大器单元的输出缓冲器，将由读出放大器电路303从选择出的I个读出放大器单元选择出的数据读出到输出总线OUTBUS上，输出至输出端衰减器。在本实施方式中，示例了各读出放大器单元保持8字节的数据的结构，但不限于该结构。图17中示出本实施方式中使用的列分离数据保持电路301的结构例。如图17所示，列分离数据保持电路301由反并联连接反相器和NAND逻辑电路构成的锁存电路构成。列分离数据保持电路301具备与第I实施方式及第2实施方式中示出的列分离数据保持电路19本质上相同的功能。具体地说，列分离数据保持电路301，对于不良列等，为了从验证判定的对象去除该列设置，根据出厂前的测试结果，写入不良列分离数据。即，在电源导通时读出在存储器单元阵列14的初始设定数据存储区域中保持的列分离数据，写入列分离数据保持电路301中。此外，列分离数据保持电路301中保持的数据构成为出厂后为了从验证判定的对象中去除NAND型闪速存储器使用中产生的不良列，能够根据来自NAND型闪速存储器外部的指令输入来改写。
具体地说，将在电源导通时输入列分离数据保持电路301内部的NAND逻辑电路的复位信号RSTn设为“0”，将FUSEDATA信号初始化为“0”，之后根据规定序列，将FUSEDATA信号设定在规定逻辑电平。为了可执行该改写，如图17所示，在列分离数据保持电路301的一个数据节点N51和接地电压Vss之间，串联连接由列选择信号TRSi控制的NMOS晶体管Q61和由激活信号ISET控制的NMOS晶体管Q62。此外，将另一个数据节点N52连接于由来自列分离数据保持电路301的FUSEDATA控制的NMOS晶体管Q63的栅极。将NMOS晶体管Q63的源极连接于接地电压Vss。在NMOS晶体管Q63的漏极和局部总线ISOBUS之间，连接由解码器电路304输出的列选择信号TRSi控制的NMOS晶体管Q64。出厂后，在根据规定序列执行的不良检查中新发现不良列时，为了从验证判定对象中去除该不良列，通过将列选择信号TRSi设为“ I ”，来将NMOS晶体管Q61设为导通，且通过将激活信号ISET设为“1”，来将NMOS晶体管Q62设为导通，将列分离数据保持电路301的数据节点N51设为“0”，并将数据节点N52设为“I”。由此，将来自列分离数据保持电路301的FUSEDATA信号设定为“I”。来自列分离数据保持电路301的FUSEDATD信号经由列选择信号TRSi选择的NMOS晶体管Q63输出至局部总线IS0BUS。由此，该列作为不良列从验证判定的对象中去除。将FUSEDATA信号有选择地输出至局部总线ISOBUS时使用的列选择信号TRSi〈7:0>由解码器电路DEC304生成。另外，TRSi〈7:0>也用作选择在读出放大器单元内配置多个的数据缓冲器302的信号。图18中示出解码器电路DEC304的结构框图。解码器电路DEC304根据经由多条总线(在本实施方式中为4条)输入的列地址预解码信号CA、CB、CC、⑶，生成用于访问地址计数器指示的列地址的列选择信号TRSi (图18中表示i = 0的情况)。具体地，具备共同接收列地址预解码信号CA、CB、CC、⑶的8个解码器单元，8个解码器单元分别产生用于选择对应的列的列选择信号TRSi。解码器电路DEC304还具备接收列地址预解码信号CB、CC、⑶的I个解码单元，生成允许从保持自总线选择电路305的输出数据的输出缓冲器的该数据的输出的信号OUTi。信号OUTi在选择读出放大器单元的期间中指示输出允许。在图16中示出的读出放大器电路11中，在来自第0个读出放大器单元11-0的数据输出时激活0UT0，使其以外的信号OUTi (i古0)为非活性。此外，在从第I个读出放大器单元11-1输出时激活0UT1，使其以外的信号OUTi (i古I)为非活性。从以后序号的读出放大器单元输出时的情况也相同，在从第k个读出放大器单元输出时激活OUTk，使其以外的信号0UTi(i古k)为非活性。这样，不产生输出的冲突。
图19中示出由I个列选择信号TRSi信号选择的数据缓冲器的总线宽度为8位时的数据缓冲器302的结构例。数据缓冲器302由寄存器电路和传输门(transferr gate)电路构成。数据缓冲器302保持读出数据及写入数据、或者NAND型闪速存储器的操作所需的内部数据等，必要时，根据由配置在周边电路的控制寄存器(图19中未图示)指示的信号执行规定操作。图20中示出总线选择电路305的结构例。总线选择电路305在从指令解码器3通知的信号CMD_IS00UT为“0”时输出DATABUS〈7:0>的信息，另外，在CMD_IS00UT为“I”时输出局部总线ISOBUS的信息。在本实施方式中，构成为在CMD_IS00UT为“I”时，局部总 线ISOBUS连接在输出总线0UTBUS〈7:0>的I条上，从其以外的输出总线0UTBUS〈7:0>输出“0”，但不限于本结构。由此，仅在由列地址解码器(未图示)选择的I个列地址中的FUSEDATA信号经由内部总线从输出缓冲器18通知给闪速控制器200。此外，在使用了本实施方式的半导体存储系统中，在利用所述部件和结构及操作、半导体存储系统起动时，根据图15中所述的序列，将不良列信息通知给闪速控制器200。由此，闪速控制器200可识别不良列地址，根据该信息，管理不良列。另外，本第3实施方式与适用于对于位线存在第奇数条、第偶数条的区别的存储器单元阵列的第I实施方式及第2实施方式不同，适用于第奇数条、第偶数条没有区别的存储器单元阵列。图21中示出适用本第3实施方式的NAND型闪速存储器的功能块结构。如图21所示，在位线BL1、BL2、BL3、...中第奇数条、第偶数条没有区别，在每条位线上设置读出放大器S/A。因此，不设置如第I实施方式及第2实施方式那样、用于区别选择第奇数条或第偶数条的位线的选择电路(例如，图3中的选择电路15)。图22中示出图21中示出的读出放大器电路11内的示意结构。如图22所示，读出放大器电路11采用将读出放大器S/An-2、S/An-1、S/An、S/An+1、S/An+2连接于位线BLn_2、BLn-l、BLn、BLn+l、BLn+2的每条的结构。另外，在图22中，示出5个电路大小的读出放大器S/A，但实际上采用将读出放大器S/A连接于图21中示出的位线BLl BLm的每条的结构。下面，图23中示出图22中示出的读出放大器S/A的I个电路大小的电路结构。如图23所示，读出放大器S/A具有预充电电路401、箝位电路402、BL复位电路403、读出电路404、数据锁存电路405、高耐压NMOS晶体管TR1、NMOS晶体管TRIO、TR13。预充电电路401由PMOS晶体管TR2、TR3构成。PMOS晶体管TR2的源极端子连接于电源端子，栅极端子连接于FLT输入端子，漏极端子连接于PMOS晶体管TR3的源极端子。PMOS晶体管TR3的栅极端子连接于INV输入端子，漏极端子连接于箝位电路402。预充电电路401是根据从外部的控制电路等(未图示)输入的电压信号FLT及装置内部生成的INV操作，控制对后述的位线BL及读出电路404的预充电操作的电路。箝位电路402由NMOS晶体管TR4 TR7构成。NMOS晶体管TR4的源极端子连接于预充电电路401，栅极端子连接于BLX输入端子，漏极端子连接于NMOS晶体管TR5的源极端子。NMOS晶体管TR5的栅极端子连接于BLC输入端子，漏极端子连接于BL复位电路403。
NMOS晶体管TR6的源极端子连接于预充电电路401，栅极端子连接于HLL输入端子，漏极端子连接于NMOS晶体管TR7的源极端子和读出电路404。NMOS晶体管TR7的栅极端子连接于XXL输入端子，漏极端子连接于NMOS晶体管TRlO的源极端子。此外，NMOS晶体管TR4、TR7的各源极端子利用节点COM连接。箝位电路402是根据从外部的控制电路等(未图示)输入的电压信号BLX、BLC、HLL、XXL进行操作，设定向后述的位线BL及读出电路404供给的预充电电压的电路。BL复位电路403由NMOS晶体管TR8、TR9构成。NMOS晶体管TR8的源极端子连接于箝位电路402，栅极端子连接于INV输入端子，漏极端子连接于NMOS晶体管TR9的源极端子。NMOS晶体管TR9的栅极端子连接于GRS输入端子，漏极端子接地。BL复位电路403是根据从外部的控制电路等(未图示)输入的电压信号GRS及装置内部生成的INV进行操作，在执行对存储器单元的数据写入操作前复位位线BL的充电电压的电路。读出电路404由PMOS晶体管TRlI、TRl2和电容器C_SEN构成。PMOS晶体管TRll的源极端子连接于电源端子，栅极端子连接于STB输入端子，漏极端子连接于PMOS晶体管 TR12的源极端子。PMOS晶体管TR12的栅极端子在连接于电容器C_SEN的同时连接于箝位电路402，漏极端子连接于NMOS晶体管TR13的源极端子和数据锁存电路405。电容C_SEN的一个端部连接于节点SEN，另一个端部接地。读出电路404是根据从外部的控制电路等(未图示)输入的电压信号STB及从箝位电路402供给的预充电电压进行操作，读出连接于位线BL的存储器单元晶体管MT中存储的数据的电路。数据锁存电路405由PMOS晶体管TR14 TR16和NMOS晶体管TR17 TR19构成。PMOS晶体管TR14的源极端子连接于电源端子，栅极端子连接于RST输入端子，漏极端子连接于PMOS晶体管TR15的源极端子。PMOS晶体管TR15的栅极端子连接于PMOS晶体管TR16的漏极端子和NMOS晶体管TR17的栅极端子，漏极端子连接于NMOS晶体管TR17的源极端子。PMOS晶体管TR16的源极端子连接于电源端子，栅极端子连接于PMOS晶体管TR15的漏极端子和NMOS晶体管TR19的栅极端子，漏极端子连接于NMOS晶体管TR19的源极端子。NMOS晶体管TR17的漏极端子连接于NMOS晶体管TR18的源极端子。NMOS晶体管TR18的栅极端子连接于STB输入端子，漏极端子接地。此外，PMOS晶体管TR15的漏极端子、PMOS晶体管TR16的栅极端子及匪OS晶体管TR19的栅极端子连接于节点INV。NMOS晶体管TR19的漏极端子接地。数据锁存电路405是对应于从外部的控制电路等(未图示)输入的电压信号RST及节点INV的电位进行操作，锁存由读出电路404读出的数据的电路。NMOS晶体管TRlO的源极端子连接于箝位电路402，栅极端子连接于NCO输入端子，漏极端子连接于BUS。NMOS晶体管TRlO是对应于从外部的控制电路等(未图示)输入的电压信号NCO进行操作，用于输入输出数据的晶体管。NMOS晶体管TR13的源极端子连接于上述节点INV，栅极端子连接于RST输入端子，漏极端子接地。NMOS晶体管TR13是对应于从外部的控制电路等(未图示)输入的电压信号RST进行操作，复位节点INV的电位的晶体管。(第4实施方式)图24是表示本实施方式的存储卡500的结构框图。本实施方式的存储卡500在内部具有上述第I实施方式或第2实施方式的非易失性半导体存储系统。存储卡500的外观形成为例如具有9个端子组的SDTM存储卡形状，对于图示略的外部主机等用作一种外部存储装置。外部主机具体地说是处理图像数据、音乐数据或ID数据等各种数据的个人计算机或PDA、数码相机、便携电话等的各种电子设备。在接口用信号端子510中配置共计9个信号端子，即，用于从外部主机向存储卡 500的时钟传输的CLK端子；用于指令传输和对该指令的响应传输的CMD端子；用于被读写的数据的输入输出端子的DAT0、DAT1、DAT2及DAT3端子；用于电源供给的Vdd端子及用于接地的2个GND端子。电连接该9个信号端子和主机接口，进行指令、地址及数据等的发送接收。(第5实施方式)图25是表示本实施方式的存储卡支架520的模式图。图25中示出的存储卡支架520中可插入第4实施方式的存储卡500。存储卡支架520连接于图示略的外部主机等，用作存储卡500和外部主机之间的接口装置。(第6实施方式)图26表示第4实施方式的存储卡500及第5实施方式的存储卡支架520哪一个都可接受的连接装置530。存储卡500或存储卡支架520安装在连接装置530中，并电连接。连接装置530由连接引线540及接口电路550连接于端口 560。端口 560具有CPU570及总线580。(第I实施方式)如图27所示，也可以是存储卡500或存储卡支架520插入连接装置530中，连接装置530由引线540连接于PC590的结构。其它的优点及变更对本领域技术人员而言是显而易见的。因此，本发明在其宽的方面不限于这里示出和描述的特定细节及代表性实施例。因此，在不脱离由下面的权利要求及其等同描述定义的一般发明概念的精神或范围下，可进行各种变更。
权利要求
1.一种非易失性半导体存储装置，具备 存储器单元阵列，其排列有多个能够电气改写的非易失性存储器单元； 第I数据保持电路，其暂时保持对所述存储器单元同时读出或写入的统一处理单位的读出数据或写入数据； 将所述第I数据保持电路中保持的所述数据取出至装置外部的电路；以及 第2数据保持电路，其中数据能够基于从装置外部输入的指令变更； 其中，所述统一处理单位是容量等于装置内部利用的单位数与可向装置外部连续输出或者从装置外部连续输入的最大单位数之和的单位。
2.根据权利要求I所述的非易失性半导体存储装置，还具备 将所述第2数据保持电路保持的数据取出至装置外部的电路。
3.根据权利要求I所述的半导体存储装置，还具备 无论所述第I数据保持电路保持的数据如何，均对应于所述第2数据保持电路保持的数据，变更输出至装置外部的数据的数据变更电路。
4.根据权利要求3所述的非易失性半导体存储装置，其中， 所述变更输出至装置外部的数据的数据变更电路包含选择电路，该选择电路根据来自指令解码器的控制信息，将所述第2数据保持电路保持的数据有选择地输出至装置外部。
5.根据权利要求I所述的非易失性半导体存储装置，还具备 对应于所述第2数据保持电路的保持数据，不变更地保持所述第I数据保持电路的保持数据的电路。
6.根据权利要求I所述的非易失性半导体存储装置，其中， 所述第2数据保持电路保持的数据是在向不良列的存储器单元写入时，用于从验证电路电气分离该不良列、去除对该不良列的验证操作的数据。
7.根据权利要求I所述的非易失性半导体存储装置，其中， 所述第I数据保持电路及所述第2数据保持电路是设置至少I位作为单位的电路。
8.根据权利要求I所述的非易失性半导体存储装置，还具备 检测电路部件，其连接于所述第I数据保持电路和所述验证判定电路之间，并包含第I检测电路，其将第I检测线设定在以所述第I数据保持电路中保持的I列大小的数据的列为单位的逻辑电平；第2检测电路，其对应于所述第2数据保持电路中保持的数据，有选择地将该逻辑电平转换到第2检测线；以及第3检测电路，其响应于列激活信号，将转换到所述第2检测线的逻辑电平转换到连接于验证判定电路的第3检测线。
9.一种非易失性半导体存储装置，具备 存储器单元阵列，其排列有多个能够电气改写的非易失性存储器单元； 第I数据保持电路，其暂时保持对所述存储器单元同时读出或写入的统一处理单位的读出数据或写入数据； 将所述第I数据保持电路中保持的所述数据取出至装置外部的电路；以及 第2数据保持电路，其中数据能够基于从装置外部输入的指令变更； 其中，所述统一处理单位是容量大于等于装置内部利用的单位数与可向装置外部连续输出或者从装置外部连续输入的最大单位数之和的单位，且是容量不超过装置内部利用的单位数、可向装置外部连续输出或从装置外部连续输入的最大单位数与设置装置内部利用的单位数作为上限的冗余区域的单位数之和的单位。
10.根据权利要求9所述的非易失性半导体存储装置，还具备 将所述第2数据保持电路保持的数据取出至装置外部的电路。
11.根据权利要求9所述的半导体存储装置，还具备 无论所述第I数据保持电路保持的数据如何，均对应于所述第2数据保持电路保持的数据，变更输出至装置外部的数据的数据变更电路。
12.根据权利要求11所述的非易失性半导体存储装置，其中， 所述变更输出至装置外部的数据的数据变更电路包含选择电路，该选择电路根据来自指令解码器的控制信息，将所述第2数据保持电路保持的数据有选择地输出至装置外部。
13.根据权利要求9所述的非易失性半导体存储装置，还具备 对应于所述第2数据保持电路的保持数据，不变更地保持所述第I数据保持电路的保持数据的电路。
14.根据权利要求9所述的非易失性半导体存储装置，其中， 所述第2数据保持电路保持的数据是在向不良列的存储器单元写入时，用于从验证电路电气分离该不良列、去除对该不良列的验证操作的数据。
15.根据权利要求9所述的非易失性半导体存储装置，其中， 所述第I数据保持电路及所述第2数据保持电路是设置至少I位作为单位的电路。
16.根据权利要求9所述的非易失性半导体存储装置，还具备 检测电路部件，其连接于所述第I数据保持电路和所述验证判定电路之间，并包含第I检测电路，其将第I检测线设定在以所述第I数据保持电路中保持的I列大小的数据的列为单位的逻辑电平；第2检测电路，其对应于所述第2数据保持电路中保持的数据，有选择地将该逻辑电平转换到第2检测线；以及第3检测电路，其响应于列激活信号，将转换到所述第2检测线的逻辑电平转换到连接于验证判定电路的第3检测线。
17.一种非易失性半导体存储装置，具备 存储器单元阵列，其排列有多个能够电气改写的非易失性存储器单元； 第I数据保持电路，其存储对所述存储器单元同时读出或写入的读出数据或写入数据； 将所述第I数据保持电路中存储的所述数据取出的电路；以及 第2数据保持电路，其存储能够基于从外部输入的指令变更的数据。
18.根据权利要求17所述的非易失性半导体存储装置，其中，在所述第2数据保持电路中存储的数据是用于将不良列与验证判定电路电分离以不对所述不良列进行验证判定操作的数据。
19.根据权利要求17所述的半导体存储装置，还具备 变更输出至外部的数据并根据来自指令解码器的控制信息将所述第2数据保持电路保持中存储的数据有选择地输出至外部的数据变更电路。
20.根据权利要求17所述的非易失性半导体存储装置，其中，所述第I数据保持电路的数目等于构成一页的逻辑列地址的数目。
全文摘要
本发明公开了非易失性半导体存储装置、非易失性半导体存储系统、及非易失性半导体存储系统中的不良列的管理方法，该非易失性半导体存储装置，具备存储器单元阵列，其排列有能够电气改写的非易失性存储器单元；第1数据保持电路，其至少能够暂时保持所述存储器单元的同时读出或写入的统一处理单位的读出数据或写入数据；将所述第1数据保持电路的所述数据取出至装置外部的电路；以及第2数据保持电路，其在电源导通时自动设定数据，且能够利用从装置外部输入的指令，变更在所述电源导通时设定的数据；其中，所述统一处理单位是容量等于装置内部利用的单位数、与可向装置外部连续输出或者从装置外部连续输入的最大单位数之和的单位。
文档编号G11C16/06GK102623056SQ20121009133
公开日2012年8月1日 申请日期2008年2月29日 优先权日2007年3月2日
发明者常盘直哉 申请人:株式会社东芝