专利名称：一种双位线亚阈值存储单元电路的制作方法
技术领域：
本实用新型涉及亚阈值设计中，亚阈值工作区域下的低功耗存储单元，尤其是一种双位线亚阈值存储单元电路，属于集成电路设计技术领域。
背景技术：
静态随机存储器(SRAM)是现代数字系统的重要组成部分，往往占据了系统芯片的大部分面积，也往往是系统设计的功耗瓶颈。随着市场对各种便携式设备需求的不断提高，对存储单元阵列的降低功耗技术提出了更高的要求。亚阈值设计是当前超低功耗设计的热门。通过降低电源电压VDD进入电路的亚阈值区域电源电压VDD小于阈值电压Vth，使得系统工作在电路的线性区，进而显著降低系统的动态、静态功耗。亚阈值存储单元阵列的设计更是凸显了亚阈值设计的低功耗优越性。 静态随机存储器是数字电路设计的重要组成部分，它的失效率将直接影响系统的良率。随着工艺特征尺寸的进一步缩小，栅长L、栅宽W、氧化层厚度Tra以及掺杂分布等工艺波动性对器件带来的影响愈发不容忽视。其中随机掺杂波动(Random DopantFluctuation, RDF)的影响最大，它会严重影响小几何尺寸晶体管的阈值电压(Vth)，特别是SRAM单元，导致失效率的迅速上升。在典型的超阈值六管存储单元单元设计中，设计者可通过平衡下拉晶体管、上拉晶体管和访问晶体管之间的驱动比关系，在满足良率需求的同时达到存储器单元的密度要求。但是，在亚阈值区域晶体管驱动电流和阈值电压成指数关系，器件工艺偏差对存储单元良率的影响也变得更具挑战性，仅靠单纯的调节器件尺寸已不能满足设计需要。存储单元结构设计成为了亚阈值存储电路平衡读写操作，协调各失效率，满足设计良率要求的关键。随着半导体器件集成度的提高，特征尺寸的不断缩小，必然引起静态漏电流的增加。同时需要注意的是，存储阵列的工作特性决定了其部分单元将长时间处于不工作的状态(Standby Operation)。考虑到存储阵列的组成晶体管数量众多，存储阵列静态能耗相应迅速增加进而降低产品的使用寿命和可靠性。因此，如何通过电路设计降低存储阵列中存储单元的动态能耗以及静态漏电流，同时保证设计性能，亦即在保证一定的工作电流的基础上降低存储单元漏电流，成为存储阵列设计的重要研究方向之
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发明内容本实用新型要解决的问题是由于亚阈值存储单元采用了较低的电源电压来获取超低能耗，其受到工艺尺寸、工艺偏差的影响更加严重，需要解决存储单元的噪声容限较小的问题，在保证一定的工作电流的基础上降低存储单元漏电流。为解决上述技术问题，本实用新型采取以下技术方案一种双位线亚阈值存储单元电路，其特征在于，包括四个PMOS管Pl P4及六个NMOS管NI N6，构成双端读写的亚阈值存储单元电路，具有一对写位线和一对读位线，其中[0007]四个PMOS管Pl P4的衬底分别与各自的栅端连接，六个NMOS管NI N6的衬底均接地GND ；NM0S管NI的漏端和栅端分别与PMOS管Pl的漏端和栅端连接在一起，构成第一反相器；NM0S管N2的漏端和栅端分别与PMOS管P2的漏端和栅端连接在一起，构成第二反相器；第一反相器与第二反相器连接成交叉耦合=NMOS管NI栅端、PMOS管Pl的栅端与NMOS管N2的漏端以及PMOS管P2的漏端连接在一起，NMOS管N2的栅端、PMOS管P2的栅端与NMOS管NI的漏端以及PMOS管Pl的漏端连接在一起，PMOS管P1、P2的源端均与电源电压VDD连接；NM0S管N3的源端、NMOS管N5的栅端与PMOS管Pl的漏端及NMOS管NI的漏端连接在一起，NMOS管N3的栅端连接写字线WWL，NMOS管N3的漏端连接写位线WBL，NMOS管N5的漏端连接PMOS管P3的漏端，PMOS管P3的栅端连接读字线RWL，PMOS管P3的源端连接读位线RBL，NM0S管N4的源端、NMOS管N6的栅端与PMOS管P2的漏端及NMOS管N2的漏端连接在一起，NMOS管N4的栅端连接写字线WWL，NMOS管N4的漏端连接另一根写位线WBLB，NMOS管N6的漏端连接PMOS管P4的漏端，PMOS管P4的栅端连接读字线RWL，PMOS管P3的源端连接另一根读位线RBLB，NMOS管NI、N2、N5、N6的源端均接地GND。与现有技术相比，本实用新型具有以下优点及显著效果(I)本实用新型设计的存储单元采用双位线结构，即写位线和读位线分离，这样就显著减小了串联在写位线和读位线上的晶体管的数量，从而显著减小了写位线和读位线上的电容，进而提高了充放电速度，降低了动态能耗；(2)本实用新型设计的超低能耗、高鲁棒性的亚阈值存储单元在不影响读取时间的情况下，由于采用了体端电压动态调节的PMOS管作为读操作的匹配管(P3、P4)，使得位线摆幅控制在O. 5VDD以内，从而减小了位线的动态能耗；而且，在静态操作时，采用本发明单元的位线漏电流较小，从而减小了漏功耗；(3)本实用新型设计的存储单元，由于采用了 PMOS管体端动态电压调节技术，减小了单元的静态漏电流，从而减小了存储阵列的漏功耗；(4)在本实用新型设计的亚阈值存储单元中，NMOS管N5、N6结合PMOS管P3、P4形成读缓冲电路，该缓冲电路使读操作过程中存储节点与位线分离，位线上预充的电位不会造成存储节点电位的上升，因此亚阈值SRAM设计的最关键的问题——读噪声容限被扩展，也就是本实用新型中采用的完全不同的读取方案提高了读取过程中存储单元的抗噪能力，增强了 SRAM的鲁棒性；而且由于对PMOS管采用体端电压调节技术，又进一步提高了单元的静态噪声容限；(5)本实用新型在采用读写位线分离技术来减小位线电容的同时，采用增强写字线WWL的方法增强写驱动能力，在不降低其他未被读写的存储单元稳定性同时增强写入逻辑对被选中单元较弱的驱动能力；(6)本实用新型创造性地采用更改存储单元的逻辑结构的方式使得该设计可以全部采用最小尺寸的晶体管，在满足面积约束的条件下提高设计鲁棒性。读缓冲电路使得存储单元的可读性得以保证；可写性由增强的外部控制信号WWL来保证。这使得本发明可以全部采用最小尺寸的晶体管来满足存储电路面积约束。总之，本实用新型能够在保证系统在不增加额外管理功耗和不降低性能的前提下，实现动态能耗和静态泄漏功耗的同时降低，提高单元鲁棒性，平衡存储单元的各项指标，使系统性能最优化。PMOS衬底(即体端)调节的亚阈值存储单元电路，它的PMOS读匹配管以及PMOS衬底调节技术可以在不增加额外管理功耗和不降低性能的前提下，实现动态能耗和静态泄漏功耗的同时降低，兼具高鲁棒性等特点。
图I是本实用新型电路结构图；图2是本实用新型双位线连接结构图；图3是本实用新型与参考10管单元(IOT)在每根位线上串联512个存储单元数时的读“0”操作位线的波形图比较；图4是本实用新型与参考IOT在每根位线上串联1024个存储单元数时的读“0” 操作位线的波形图比较；图5是本实用新型与参考IOT在每根位线上串联512个存储单元数时位线漏电流的波形图比较；图6(a)是参考IOT在工艺失配情况下的单元静态漏电流分布图，图6 (b)是本实用新型在工艺失配情况下的单元静态漏电流分布图；图7(a)是本发明的读静态噪声容限图，图7(b)是本发明的写静态噪声容限图，图7(c)是本实用新型的保持静态噪声容限图；图8是本实用新型与参考IOT三种噪声容限值的比较表；图9(a)是参考IOT在工艺失配情况下的读噪声容限分布图，图9 (b)是本实用新型在工艺失配情况下的读噪声容限分布图；图10(a)是参考IOT在工艺失配情况下的写噪声容限分布图，图10(b)是本实用新型在工艺失配情况下的写噪声容限分布具体实施方式
参看图1，本实用新型存储单元电路由十个晶体管(IOT)组成四个PMOS管P1、P2、P3、P4及六个NMOS管NI N6，构成双端读写的亚阈值存储单元电路，具有双位线结构，即有一对写位线和一对读位线。其中，四个PMOS管的体端(衬底)分别与其栅端连接，六个NMOS管的体端接地GND ；NM0S管NI的漏端和栅端分别与PMOS管Pl的漏端和栅端连接在一起，组成第一反相器；NM0S管N2的漏端和栅端分别与PMOS管P2的漏端和栅端连接在一起，组成第二反相器；第一反相器与第二反相器连接成交叉耦合；NM0S管NI栅端、PMOS管Pl的栅端及其体端、NMOS管N2的漏端、PMOS管P2的漏端、NMOS管N4的源端以及NMOS管N6的栅端相连接；NM0S管NI的漏端、PMOS管Pl的漏端、NMOS管N2的栅端、PMOS管P2的栅端及其体端、NMOS管N3的源端以及NMOS管N5的栅端相连接；PM0S管PU P2的源端与电源电压VDD连接，NMOS管NI、N2、N5、N6的源端连在一起，并接地GND ；NMOS管N3的栅端与NMOS管N4的栅端连接在一起，并连接到写字线WffL上；NM0S管N3的漏端连接到一根写位线WBL上；NM0S管N4的漏端连接到另一根写位线WBLB上；NMOS管N3的源端与NMOS管NI的漏端、PMOS管Pl的漏端、NMOS管N2的栅端、PMOS管P2的栅端及其体端、NMOS管N5的栅端连接在一起；NM0S管N4的源端与NMOS管N2的漏端、PMOS管P2的漏端、NMOS管NI的栅端、PMOS管Pl的栅端及其体端、NMOS管N6的栅端连接在一起;NMOS管N5的漏端与PMOS管P3的漏端连接在一起，NMOS管N5的源端与NMOS管N1、N2、N6的源端连接在一起，并连接到地GND，NMOS管N5的栅端与NMOS管N3的源端、NMOS管NI的漏端、PMOS管Pl的漏端、NMOS管N2的栅端、PMOS管P2的栅端及其体端连接在一起；PM0S管P3的漏端与NMOS管N5的漏端连接在一起；PM0S管P3的栅端与其体端、PMOS管P4的栅端及其体端连接在一起，并连接到读字线RWL上；PM0S管P3的源端连接到一根读位线RBL上；NMOS管N6的漏端与PMOS管P4的漏端连在一起，NMOS管N6的源端与NMOS管NI、N2、N5的源端连在一起，并连接到地GND，NMOS管N6的栅端与NMOS管N4的源端、NMOS管N2的漏端、PMOS管P2的漏 端、NMOS管NI的栅端、PMOS管Pl的栅端及其体端连接在一起；PMOS管P4的漏端与NMOS管N6的漏端连接在一起；PM0S管P4的栅端及其体端与PMOS管P3的栅端及其体端连接在一起，并连接到读字线RWL上；PM0S管P4的源端连接到一根读位线RBLB上；NMOS管N3、N4的栅端与写字线WffL连接，PMOS管P3的栅端及其体端、PMOS管P4的栅端及其体端与读字线RWL连接；NM0S管N3的漏端连接到一根写位线WBL上；NM0S管N4的漏端连接到另一根写位线WBLB上；PM0S管P3的源端连接到一根读位线RBL上；PM0S管P4的源端连接到另一根读位线RBLB上。作为一个单独使用的晶体管，其源端和漏端是可以互换的。在常规设计尤其是数字电路中，由于PMOS管往往运用在上拉电路，NMOS往往运用在下拉电路，所以它们的源端会固定的接在电源电压VDD和地GND不动。但是在本发明的设计中，由于存储单元所具有的特性在写操作时，写位线和写位线的非上的信号被写入存储单元；在读操作时，存储单元内部的信号被读出到读位线和读位线的非上。作为匹配管的NMOS管N3、N4以及PMOS管P3、P4两端的信号是动态变化的。而按照晶体管源端、漏端的定义载流子的输出端为源端，载流子的接受端为漏端，虽然存储单元具体的连接关系没有变化，但是晶体管N3、N4以及PMOS管P3、P4两端的端口定义会随着存储单元内部信息及其相对于互补位线对上电位的大小变化而变化。参见图2，在本实用新型实际的操作过程中，写操作时，是由写控制电路将数据信号选通到一根写位线WBL和另一根写位线WBLB上，再通过写字线WffL信号控制开启NMOS管N3、N4，将写位线WBL及WBLB上的信号传送到内部节点，改变存储单元内部的信息，完成双端写的操作过程。读操作时，通过读字线RWL信号控制PMOS管P3、P4的开启，而读缓冲电路中的NMOS管N5、N6则根据存储单元内部节点RB、RT存储的信息不同而呈现不同的工作状态，所以，由PMOS管P3、NMOS管N5以及PMOS管P4、NMOS管N6组成的读缓冲电路，能将存储单元的内部信息传送到两根互补读位线RBL和RBLB上，再由列选信号控制CMUX的选通，使互补位线信号进入灵敏放大器识别放大，完成双端读的操作过程。本实用新型超低能耗、高鲁棒性的亚阈值存储单元电路的工作原理如下I、读操作由于在超低电压工作的亚阈值电路中，电路受噪声及工艺波动的影响非常明显，而且，在存储阵列的设计中，三个静态噪声容限读静态噪声容限、写静态噪声容限、保持静态噪声容限中，读静态噪声容限最小。如何扩展读静态噪声容限成为亚阈值存储单元设计的瓶颈。如果能屏蔽操作过程中位线电位对存储单元节点信息的干扰就能解决读失效问题，进而扩展读噪声容限。在本发明的亚阈值存储单元中，P3、P4结合N5、N6形成缓冲电路，它可以在读操作过程中保证存储单元内存储的信息不被破坏，进而扩展亚阈值存储单元的读静态噪声容限。NMOS管NI栅端与PMOS管Pl栅端的连接点为RT，NM0S管N2栅端与PMOS管P2栅端的连接点为RB，假定初始条件下，RB =“ I”、RT =“0” ( “ I”表示高电平，“0”表示低电平)。读操作过 程中，RWL被设置为“0”，而WffL为“O”。此时，写匹配管N3、N4关断，而读匹配管P3、P4处于开启状态。考虑到RB =“1”、RT =“0”，晶体管N5导通，N6截止，这样在读操作时，读位线RBL上预充的电荷可以通过P3和N5放电，而另一根读位线RBLB上的电荷不会放掉，从而读出Q点存储的信息。鉴于该操作过程中存储节点与位线分离，位线上预充的电位不会造成存储节点电位的上升，亚阈值SRAM设计的最关键的问题——读噪声容限被扩展。即本发明中采用的完全不同的读取方案提高了读取过程中存储单元的抗噪能力，增强了 SRAM的鲁棒性。图7(a)展示了本实用新型单元的读噪声容限仿真示意图。2、写操作在亚阈值电路设计中，亚阈值区域过驱动电压减小、负载电容大以及在工艺变化的条件下保持足够的写能力是亚阈值存储单元设计的又一个挑战。常规方法是在写操作过程中进一步降低亚阈值存储单元VDD以增强写驱动能力。但是，这也同时降低共享同一VDD的其它未被选中列中存储单元的保持操作稳定性。为了增强亚阈值单元的写能力，本实用新型采用读写位线分离技术，这样显著减小了写位线的负载电容，同时，本实用新型采用增强写字线WffL信号电压，增强写驱动能力。在写操作时，写字线信号WWL为高电平“1”，读字线RWL也为高电平“1”，所以PMOS管P3、P4管截止，NMOS管N3、N4导通，这样写位线WBL和写位线的非WBLB上的信号就通过N3、N4管传到单元内部节点。图7 (b)为本实用新型单元的写噪声容限仿真示意图。3、保持操作在保持操作期间，写字线WffL被设置为“0”，读字线RWL为“I”。写匹配管N3、N4关断，写位线上的信息与存储单元存储信息隔离；同样，读匹配管P3、P4关断，读位线上的信息与存储单元存储信息隔离。信息由交叉耦合的两个反相器保持。图7(c)为本实用新型单元的保持噪声容限仿真示意图。读静态噪声容限是常规存储单元的关键噪声容限。在亚阈值区域，由于急剧恶化的，存储单元的存储节点更易受到位线电位波动的影响。为解决该问题，本实用新型的亚阈值存储单元采用晶体管P3-N5，P4-N6形成读缓冲电路。该缓冲电路能够在具体的读操作过程中将存储节点与位线上的信息隔离，进而扩展存储单元的读静态噪声容限。这样保持静态噪声容限成为本设计存储单元的关键噪声容限。图8展示了本实用新型的单元与C. IkJoon等人发表在IEEE中的一款参考IOT设计的三种噪声容限值的比较，其中Read S匪表示读噪声容限，Write SW表示写噪声容限，Hold SW表示保持噪声容限，显然本实用新型具有更优的噪声容限。为了进一步比较本发明单元与参考IOT的抗工艺失配的性能，本实用新型进行了1000次的蒙特卡洛仿真，图9(a)为参考IOT的读噪声容限在工艺失配情况下的分布图，图9(b)为本实用新型IOT的读噪声容限在工艺失配情况下的分布图，可以看出本实用新型IOT的读噪声容限的平均值(mean)比参考IOT的要大，而离散标准差(std)比参考IOT的要小，说明本实用新型的读噪声容限的抗工艺失配性较好。图10(a)为参考IOT的写噪声容限在工艺失配情况下的分布图，图10(b)为本实用新型IOT的写噪声容限在工艺失配情况下的分布图，可以看出本实用新型的写噪声容限的平均值(mean)比参考IOT的要大，而离散标准差(std)比参考IOT的要小，说明本实用新型IOT的写噪声容限的抗工艺失配性同样较好。4、超低能耗的 存储单元在相关的文献中已经证实，降低电源电压能够呈平方项的降低动态能耗。但如果进一步降低电源电压VDD至最优的电源电压一下会导致泄漏能耗的增加，这是因为延迟随着电源电压的降低而指数的增加，从而增加了总的泄漏能耗，同时文献说明最优的电源电压处在亚阈值区。在现在的系统芯片设计中，存储阵列占据相当大的面积。同时，存储阵列的功能要求各存储单元需要长时间保持数据。所以进一步降低位线漏流，减少动态功耗，以及限制SRAM存储阵列的静态功耗已成为一个关键且不可忽视的问题。相关的文献中介绍了超阈值状态下典型六管存储阵列的限漏流方案。但是，它们都没有同时考虑动态能耗和静态漏电流。本实用新型提出了一种超低能耗的亚阈值SRAM单元，它可以在不影响性能的前提下，同时实现动态操作(读/写操作)和静态操作漏电流的减少。
(yGS~Vth+7lVnS~rVSB) -(vDS)n VtVt…
1Sub=1SuMye(1_e)⑴其中Isub是亚阈值电流，η是亚阈值摆幅参数，Π是漏致势垒降低效应(DIBL)系数，Y为体效应系数，Ves为栅源电压，Vds为漏源电压，Vt为热电压kT/q，其值在室温下大约等于26mV，k为波尔滋曼常数，T为环境温度，q为电荷常量。Isubtl是Ves = Vth, W/L = I条件下获得的特定电流，W为晶体管的沟道宽度,L为晶体管的沟道长度,Vth为阈值电压。Vthtl是衬底偏压为“O”时的阈值电压，Vsb为源体偏置。如公式(I)所示，减小漏电流的原理是亚阈值区域漏源电流随着Ves和晶体管的阈值电压的差(器件过驱动电压)呈指数级变化。作为PM0S，当源端S的电位下降时，Vsg会减小，所以PMOS的过驱动电压减少，导致PMOS的电流迅速下降。本实用新型将PMOS的这种电流特性用在亚阈值单元设计中。本实用新型采用PMOS管作为读匹配管，假设在读操作的最坏情况下，一列存储单元中，只有一个单元b0的RT =“1，，，RB =“0”，其他单元的RT =“0，，，RB =“1”。在对单元b0进行读操作时，b0单元的P3、N5读缓冲电路打开，读位线RBL电位下降；而在另一根读位线RBLB所串联的剩下的单元中，由于PMOS管P4作为读匹配管，随着RBLB的下降，PMOS的过驱动电压显著下降，导致PMOS的电流指数级下降，所以读位线RBLB的漏电流很小。同时，为了弥补PMOS开态时电流比NMOS较小的特性，本实用新型采用PMOS衬底电压动态调节技术，即将PMOS管的衬底连接到其栅端，当PMOS管导通时，其阈值电压会下降，进而提高了 PMOS管的工作电流。为了验证本实用新型单元的漏电流特性，本实用新型对位线上串联不同的单元时进行读操作，且设置成最坏情况，即一列中被读单元中存储的信息与其他单元存储的信息相反。这样，读位线上的漏电流最大。图3为读位线上串联512个单元时的读操作位线电压仿真波形图。可以看出与参考IOT相比，本实用新型单元的读位线RBLB比参考IOT的位线BLB先达到所需压差。而且，本实用新型单元的读位线RBL的漏电流比参考IOT的位线BL漏电流小的多。这个就通过仿真证实了下面所论述的理论解释，即随着位线电位的下降，本实用新型单元的漏电流急速减小。正是因为本实用新型位线漏电流很小，所以采用本实用新型单元的存储阵列的读位线上可以串联1024个单元而能正常读出，而参考IOT却不能正常工作，如图4所示。此夕卜，从读操作时的位线下降电位可以看出，采用本实用新型单元的位线电压下降到0. 5VDD以内，所以读动态能耗较低。图5为进一步验证静态时的位线漏电流所进行的仿真验证，从图中可以看出，在位线上串联512个单元时，本实用新型单元的位线电压只下降到0. 28V，而参考IOT的位线电压下降到了 0. 18V，所以，本实用新型单元的静态位线漏电流要小的多。亦即，本实用新型提出的亚阈值存储单元在不增加额外管理功耗和不降低性能的前提下，实现了动态操作中的位线动态能耗和静态操作中位线泄漏功耗的同时降低。由于存储阵列中的大多数单元处于待机状态，所以单元的静态漏电流也是一个单元设计的重要指标。本实用新型对此进行了验证，图6(a)显示了参考IOT的静态漏电流在考虑工艺偏差和器件失配条件下的分布情况，图6(b)显示了本实用新型IOT在考虑工艺偏差和器件失配条件下的分布情况。结果是参考IOT的漏电流的均值(mean)为121. 328pA，标准差(std)为60. 5316pA ;本实用新型IOT单元的漏电流的均值(mean)为98. 2054pA，标准差(std)为50. 1827pA，说明本实用新型在工艺失配情况下的漏电流较小。与参考的IOT存储单元相比，本实用新型IOT显示出下列特点⑴静态时单位漏电流增大了 23.5% ; (2)单元漏电流的标准差减少了 20.6%。这说明，同样是亚阈值存储单元设计，本实用新型设计具有更好的工艺鲁棒性。
权利要求1. 一种双位线亚阈值存储单元电路，其特征在于，包括四个PMOS管Pl P4及六个NMOS管NI N6，构成双端读写的亚阈值存储单元电路，具有一对写位线和一对读位线，其中 四个PMOS管Pl P4的衬底分别与各自的栅端连接，六个NMOS管NI N6的衬底均接地GND ；NM0S管NI的漏端和栅端分别与PMOS管Pl的漏端和栅端连接在一起，构成第一反相器；NM0S管N2的漏端和栅端分别与PMOS管P2的漏端和栅端连接在一起，构成第二反相器；第一反相器与第二反相器连接成交叉耦合=NMOS管NI栅端、PMOS管Pl的栅端与NMOS管N2的漏端以及PMOS管P2的漏端连接在一起，NMOS管N2的栅端、PMOS管P2的栅端与NMOS管NI的漏端以及PMOS管Pl的漏端连接在一起，PMOS管PU P2的源端均与电源电压VDD连接；NM0S管N3的源端、NMOS管N5的栅端与PMOS管Pl的漏端及NMOS管NI的漏端连接在一起，NMOS管N3的栅端连接写字线WWL，NMOS管N3的漏端连接写位线WBL，NMOS管N5的漏端连接PMOS管P3的漏端，PMOS管P3的栅端连接读字线RWL，PMOS管P3的源端连接读位线RBL，NMOS管N4的源端、匪OS管N6的栅端与PMOS管P2的漏端及NMOS管N2的漏端连接在一起，NMOS管N4的栅端连接写字线WWL，NMOS管N4的漏端连接另一根写位线WBLBjNMOS管N6的漏端连接PMOS管P4的漏端，PMOS管P4的栅端连接读字线RWL，PMOS管P3的源端连接另一根读位线RBLB，NMOS管NI、N2、N5、N6的源端均接地GND。
专利摘要一种双位线亚阈值存储单元电路，采用双端读写操作，电路包括第一反相器和第二反相器，两个反相器连接成交叉耦合，采用读写位线分离的双位线结构，交叉耦合的两个存储节点分别通过一个NMOS管连接到两根写位线上，同时交叉耦合的两个存储节点通过一个NMOS管与一个PMOS管连接到两根读位线上。本实用新型采用PMOS衬底调节技术，即将所有的PMOS的衬底端都连接到其栅端，能够在保证系统不增加额外管理功耗和不降低性能的前提下，实现动态操作能耗和静态操作中泄漏功耗的同时降低，提高了存储单元的静态噪声容限，使系统性能最优化。
文档编号G11C11/40GK202549308SQ201220051608
公开日2012年11月21日 申请日期2012年2月17日 优先权日2012年2月17日
发明者代月花, 吴秀龙, 吴维奇, 孟坚, 徐超, 李正平, 柏娜, 谭守标, 陈军宁 申请人:安徽大学