用于存储器电路测试引擎的通用地址加扰器的制造方法
【专利摘要】一种用于存储器电路测试引擎的通用地址加扰器。存储器设备的实施例包括：存储器；用于存储器的存储器控制器；用于存储器的测试的内建自测试（BIST）电路；以及用于根据针对存储器的加扰算法来加扰数据的通用数据加扰器，其中每一个算法基于用于数据的地址的值。通用数据加扰器包括：保持用于算法的每个可能结果的值的可编程查找表，该查找表生成一组数据因子；以及用于将数据与数据因子组合以生成扰码数据的逻辑。
【专利说明】用于存储器电路测试引擎的通用地址加扰器
【技术领域】
[0001]本发明的实施例总体上涉及电子设备领域，并且更具体地涉及用于存储器电路测试引擎的通用数据加扰器。
【背景技术】
[0002]为了提供用于计算操作的更密集的存储器，已经开发了涉及具有多个紧密耦合的存储器元件的存储器设备(其可以被称为3D堆叠存储器或堆叠存储器)的概念。
[0003]3D堆叠存储器可以包括DRAM (动态随机存取存储器)存储器元件的耦合层或封装，其可以被称为存储器堆叠。堆叠存储器可以用于在单个设备或封装中提供大量计算机存储器，其中该设备或封装还可以包括某些系统组件，诸如存储器控制器和CPU (中央处理单元)。
[0004]随着存储器设备在大小和复杂性方面增加，存在对于这样的设备的有效和高效测试的增加的需要，其中测试可以包括数据加扰以提供完整的测试。诸如ATE (自动测试设备)测试器之类的外部设备可以包括数据加扰器。
[0005]然而，堆叠存储器设备内的存储器管芯可以在设计方面变化，并且特别地，这样的存储器可以在存储器中利用的数据加扰方面变化。
【专利附图】
【附图说明】
[0006]通过示例的方式而非限制的方式在附图的各图中图示本发明的实施例，在附图中，相似的附图标记指代类似的元件。
[0007]图1图示包括通用数据加扰器的堆叠存储器设备的逻辑的实施例；
图2图示提供存储器测试的包括通用数据加扰器的3D堆叠存储器的实施例；
图3是图示用于针对堆叠存储器设备的通用数据加扰的过程的实施例的流程图；
图4是利用查找表的通用数据加扰器的实施例的图示；
图5A是包括某种寄存器文件实现的通用数据加扰器的实施例的图示；
图5B是包括输入复用器和寄存器文件的通用数据加扰器的实施例的图示；
图6是包括用于针对存储器设备的通用数据加扰器的元件的装置或系统的实施例的图示；以及图7图示了包括用于针对存储器设备的通用数据加扰器的元件的计算系统的实施例。
【具体实施方式】
[0008]本发明的实施例总体上涉及用于电路测试引擎的通用地址加扰器。
[0009]如本文所使用的:
“3D堆叠存储器”(其中3D指示三维)或“堆叠存储器”意指包括多个耦合的存储器层、存储器封装或其它存储器元件的计算机存储器。存储器可以垂直堆叠或水平(诸如并排)堆叠，或者以其它方式包含耦合在一起的存储器元件。特别地，堆叠存储器DRAM设备或系统可以包括具有多个DRAM层的存储器设备。堆叠存储器设备还可以包括设备中的系统元件，诸如CPU (中央处理单元)、存储器控制器和其它有关系统元件。系统层可以包括逻辑芯片或片上系统(SoC)。堆叠存储器设备可以包括用于提供管芯层之间的互连的硅通孔(TSV)。在一些实施例中，逻辑芯片可以是应用处理器或图形处理单元(GPU)。
[0010]在一些实施例中，提供了用于存储器设备的内建自测试(BIST)引擎的通用数据加扰器。
[0011]随着堆叠存储器的出现，并且具体地随着Wide1 DRAM标准的出现，一个或多个DRAM晶片与SoC (片上系统)晶片或系统元件堆叠在相同封装中，其可以包括硅通孔(TSV)制造技术的使用。TSV和Wide 1 DRAM (以及未来标准)的组合可以导致面积节约、平台电力节约以及性能方面的提高。
[0012]然而，堆叠存储器架构造成关于数据测试的可能后果。为了有效地测试存储器，将基于物理位置来写入数据。逻辑到物理数据映射(L2P)典型地在逻辑和物理位置之间不具有一对一关系，且一般被加扰功能支配。数据加扰功能可以在实现方面变化，从数据位的简单有线连接性重映射到需要的组合门或地址的函数的映射。高度复杂的情况是作为地址的函数的数据加扰的情况。在操作中，存储器设备可以在数据的存储中利用数据加扰。在常规设备中，数据加扰一般是根据特定数据加扰方案来硬编码的。
[0013]堆叠存储器设备包括与存储器堆叠耦合的系统元件。存储器堆叠包括一个或多个存储器管芯，其中这样的存储器管芯可以通过各种不同的制造商而制造，其中这样的制造商可以利用不同的地址加扰算法。在测试中，存在理解所存储的数据如何与物理存储器相对应的需要，其将基于用于特定DRAM存储器的数据加扰算法而变化。
[0014]在一些实施例中，存储器设备包括通用数据加扰器，其中通用数据加扰器可以用于支持用于各种不同存储器的内建自测试(BIST)操作，其中这样的存储器可以包括由不同制造商生成的存储器。在一些实施例中，通用数据加扰器可以实现多个不同加扰方程或算法。在一些实施例中，BIST和通用数据加扰器允许多种不同类型的存储器的测试。
[0015]在一种实现中，通用数据加扰器包括可编程查找表以获取用于数据加扰的数据因子，其中数据因子与实际数据结合(诸如在XOR操作中)。在一些实施例中，过程可以反向以允许装置解扰存储器测试中所存储的数据。在一些实施例中，用于BIST引擎的通用数据加扰器是可编程的，并且BIST引擎是与过程无关的，从而针对不同存储器不需要硬件或设计改变。在一些实施例中，通用数据加扰器使得能够针对多个不同DRAM进行数据加扰，并可以用于提供改进的缺陷检测，这可以有助于提供更好的制造良率。
[0016]在一些实施例中，通用数据加扰器的实现包括查找表，过程包括基于地址预计算查找表值的值；使用轻击输入将查找值加载到查找表中；以及基于来自查找表的查找值操纵实际数据。
[0017]在一些实施例中，具有通用数据加扰器的BIST引擎可以被制造商用于屏蔽缺陷部分，诸如在组装之后进行测试以用于验证存储器设备的存储器的操作以及验证存储器到一个或多个逻辑组件的连接中的一个或多个。当被启用以用于OS (操作系统)启动时，BIST引擎支持通电自测试(POST)以检测可靠性相关的失效。在一些实施例中，通用数据加扰器在调试期间启用BIST屏面(诊断)特征以例如精确指明失效位。在一些实施例中，通过通用数据加扰器的编程，当DRAM过程改变导致用于存储器的新L2P (逻辑到物理)映射的实现时，不需要硬件改变。
[0018]图1图示了包括通用数据加扰器的堆叠存储器设备的逻辑的实施例。在一些实施例中，堆叠存储器设备(诸如Wide1存储器设备之类的SoC芯片)的存储器逻辑100包括用于存储器堆叠的控制的存储器控制器110、用于存储器的测试的BIST电路测试引擎120、以及用于加扰要被存储在DRAM中的数据的通用地址加扰器130。在DRAM的测试中，存在对于确定实际数据储存的需要，其中这样的数据被加扰，数据加扰取决于被包括在堆叠存储器设备中的存储器管芯而变化。
[0019]在一些实施例中，存储器逻辑100的BIST电路测试引擎120包括用于将地址和数据140映射到经加扰142的通用可编程数据加扰器130。在一些实施例中，通用地址加扰器130包括:可编程查找表模块或元件134，用于加扰(和去加扰)数据，其中加扰可以取决于地址；以及确定逻辑136，其可以包括多个逻辑门。
[0020]在一些实施例中，查找表134可操作成被编程有用于多个可能的数据加扰布尔方程中的任一个的预计算值。查找表可以以各种方式实现，包括但不限于用于保持预计算值的寄存器文件或双稳态多谐振荡器集合。
[0021]图2图示了提供存储器测试的包括通用数据加扰器的3D堆叠存储器的实施例。在该图示中，3D堆叠存储器设备200 (诸如Wide1存储器设备)包括与一个或多个DRAM存储器管芯层220 (本文也称为存储器堆叠)耦合的衬底205上的系统元件210。在一些实施例中，系统元件210可以是片上系统(SoC)或其它类似元件。在该图示中，DRAM存储器管芯层包括四个存储器管芯层，这些层是第一存储器管芯层222、第二存储器管芯层224、第三存储器管芯层226以及第四存储器管芯层228。然而，实施例不受限于存储器堆叠220中的任何特定数目的存储器管芯层，并可以包括更大或更小数目的存储器管芯层。每个管芯层可以包括一个或多个切片或部分，并可以具有一个或多个不同的通道。每个管芯层可以包括温度补偿自刷新(TCSR)电路以解决热问题，其中TCSR和模式寄存器可以是设备的管理逻辑的一部分。
[0022]除其它元件之外，系统元件210可以包括诸如Wide1存储器控制器之类的存储器控制器230以用于存储器堆叠220。在一些实施例中，存储器堆叠220的每个存储器管芯层(可能除顶部(或最外)存储器管芯层外，诸如该图示中的第四存储器管芯层228)包括多个硅通孔(TSV) 250以提供经过存储器管芯层的路径。
[0023]在一些实施例中，堆叠存储器设备200包括BIST逻辑240。在一些实施例中，BIST逻辑被用于DRAM存储器层的测试。在一些实施例中，存储器设备200还包括与用于存储器堆叠220的测试的BIST结合使用的通用数据加扰器245。在一些实施例中，通用数据加扰器245可以包括图1中图示的元件。
[0024]图3是图示了用于针对堆叠存储器设备的通用数据加扰的过程的实施例的流程图。在一些实施例中，过程包括确定诸如堆叠存储器设备的DRAM存储器之类的特定存储器所需的数据加扰算法305。在一些实施例中，利用在所生成的加扰数据中使用的数据因子的预计算条目来对通用数据加扰查找表进行编程310。
[0025]在一些实施例中，可以利用存储器设备的BIST实施用于DRAM的存储器测试320。在一些实施例中，要将地址和原始数据引导到通用数据加扰器的查找表325。地址和原始数据的应用可以包括附加的元件，诸如例如图5A和5B中图示的元件。在一些实施例中，要使用由通用数据加扰查找表的查找表提供的数据因子来生成加扰数据330，该数据因子基于地址数据值。
[0026]在方程I中提供用于操作数据元素的因子的生成的数据加扰算法的说明。
【权利要求】
1.一种存储器设备，包括: 存储器； 用于存储器的存储器控制器； 用于存储器的测试的内建自测试(BIST)电路；以及 用于根据针对存储器的加扰算法来加扰数据的通用数据加扰器，每一个算法至少部分地基于用于数据的地址的值，其中，通用数据加扰器包括: 保持用于算法的每个可能结果的值的可编程查找表，该查找表生成一组数据因子；以及 用于将数据与数据因子组合以生成加扰数据的逻辑。
2.权利要求1的存储器设备，其中该查找表包括寄存器文件，该寄存器文件的值是基于地址的位的至少一部分的值来选择的。
3.权利要求3的存储器设备，其中该查找表包括复用器，该复用器基于地址的一个或多个位来选择该寄存器文件的值的多个集合中的一个。
4.权利要求1的存储器设备，其中算法是地址的函数。
5.权利要求1的存储器设备，其中BIST电路和通用数据加扰器能够与多个不同的加扰算法一起被利用。
6.权利要求1的存储器设备，其中存储器设备是堆叠存储器设备，其包括一个或多个存储器层的存储器堆叠和系统元件。
7.权利要求6的存储器设备，其中存储器控制器、BIST电路和通用数据加扰器是系统兀件的一部分。
8.权利要求6的存储器设备，其中系统元件是片上系统(SoC)。
9.权利要求1的存储器设备，其中BIST电路在存储器设备的组装之后提供包括验证存储器设备的存储器的操作以及验证存储器到一个或多个逻辑组件的连接中的一个或多个的测试。
10.权利要求1的存储器设备，其中BIST电路提供存储器设备的操作中的测试。
11.权利要求10的存储器设备，其中存储器设备的操作中的测试包括存储器设备的通电自测试。
12.—种方法,包括: 预计算用于针对存储器设备的数据加扰算法的数据值； 将预计算的数据值加载到存储器设备的查找表中； 接收用于存储器设备的地址和原始数据； 基于地址从查找表确定一组数据值；以及 将原始数据与所确定的数据因子组组合以生成加扰数据。
13.权利要求12的方法，还包括:使用存储器设备的BIST(内建自测试)电路来执行存储器设备的测试，存储器设备的测试利用加扰数据。
14.权利要求13的方法，其中执行测试包括:在存储器设备的组装之后进行测试，测试包括验证存储器设备的存储器的操作以及验证存储器到一个或多个逻辑组件的连接中的一个或多个。
15.权利要求13的方法，其中执行测试包括:在存储器设备的操作中进行测试。
16.权利要求15的方法，其中在存储器设备的操作中进行测试包括存储器设备的通电自测试。
17.权利要求12的方法，其中将原始数据与所确定的数据因子组组合包括数据与数据因子组的XOR (异或)运算。
18.权利要求12的方法，其中存储器设备是包括一个或多个存储器层的存储器堆叠和系统元件的堆叠存储器设备。
19.一种系统,包括: 用于连接系统元件的总线； 与总线耦合以处理用于系统的数据的处理器； 用于发射数据的发射器、用于接收数据的接收器或者这二者； 用于数据发射、数据接收或这二者的全向天线；以及 耦合到总线以保持供处理器处理的数据的存储器，该存储器包括堆叠存储器设备，该堆叠存储器设备包括: DRAM (动态随机存取)存储器； 用于存储器的存储器控制器； 用于存储器的测试的内建自测试(BIST)电路；以及 用于根据针对存储器的加扰算法来加扰数据的通用数据加扰器，每一个算法至少部分地基于用于数据的地址的值，其中，通用数据加扰器包括: 保持用于算法的每一个可能结果的值的可编程查找表，该查找表生成一组数据因子；以及 用于将数据与数据因子组合以生成加扰数据的逻辑。
20.权利要求19的系统，其中该查找表包括寄存器文件，该寄存器文件的值是基于地址的位的至少一部分的值来选择的。
21.权利要求20的系统，其中该查找表包括复用器，该复用器基于地址的一个或多个位来选择寄存器文件的值的多个集合中的一个。
22.权利要求19的系统，其中系统是计算系统。
23.权利要求22的系统，其中计算系统是平板计算机。
24.一种非瞬变计算机可读存储介质，其上存储有表示指令序列的数据，所述指令序列在被处理器运行时使该处理器执行包括下述各项的操作: 预计算用于针对存储器设备的数据加扰算法的数据值； 将预计算的数据值加载到存储器设备的查找表中； 接收用于存储器设备的地址和原始数据； 基于地址从查找表确定一组数据值；以及 将原始数据与所确定的数据因子组组合以生成加扰数据。
25.权利要求24的介质，还包括在被处理器运行时使该处理器执行包括下述内容的操作的指令: 使用存储器设备的BIST (内建自测试)电路来执行存储器设备的测试，存储器设备的测试利用加扰数据。
【文档编号】G11C29/12GK104205234SQ201280072125
【公开日】2014年12月10日 申请日期:2012年3月30日 优先权日:2012年3月30日
【发明者】D.科布拉, D.齐默曼, J.C.约翰逊, V.K.纳塔拉詹 申请人:英特尔公司