具有译码装置的存储器装置及其制造方法
【专利摘要】本发明公开了一种由阵列阶层隔开的装置阶层中具有译码装置的存储器装置及其制造方法。该存储器装置具有存储器阵列与外围电路，而存储器阵列形成在阵列阶层，外围电路包括译码装置与其他外围电路，而外围电路形成在装置阶层中。存储单元阵列具有一边缘，边缘定义柱体，而柱体延伸至存储单元阵列的上方与下方。译码装置与其他外围电路或至少部分译码装置与其他外围电路设置在装置阶层中的柱体内。存储器装置结构亦包括在垫阶层中的多个垫片。第一多条层间导电线电性耦接译码装置至在存储单元阵列中的位线与字线。
【专利说明】具有译码装置的存储器装置及其制造方法
【技术领域】
[0001]本发明是有关于存储器装置的结构，特别是有关于高密度存储单元装置及其制造方法。
【背景技术】
[0002]存储器装置使用配置在阵列中的存储单元以储存数据。透过译码装置的使用，在存储单元阵列中的特定的存储单元上进行操作，而其中译码装置连接至在阵列中的字线与位线，阵列中的字线与位线由位于在存储器装置上的外围区域的外围电路支持。在典型的存储器装置结构，配置在相邻于存储单元阵列的译码装置增加了装置的面积。此外，在译码装置与存储单元阵列附近的外围电路中所配置的其他外围区域，也增加了装置的面积。此结构使用在不同类型的存储器，包括易失性的DRAM存储器(volatileDRAM memory)与非易失性的 N0R/NAND 闪存(non-volatileNOR/NAND Flash memory)。
[0003]此种存储器装置结构有许多缺点。首先，存储器装置结构的译码装置与外围区域的外围电路配置在存储单元阵列边缘，因而具有很大的占用空间。存储器装置结构的很大的占用空间造成了芯片尺寸变大。
[0004]再者，这种存储器装置结构有制造成本过高的缺点。通常，形成存储器阵列所需的制造步骤不同于形成译码装置与外围电路所需的制造步骤。形成存储器阵列所需的制造步骤，需要复杂交错的流程。
[0005]因此，提供一种占用空间很小的存储器装置结构是受到期待。且亦期待提供一种低制造成本的存储器装置结构。
【发明内容】
[0006]本发明提供用于存储器装置的结构，以及用于制造存储器装置结构的方法。
[0007]该存储器装置结构包括存储单元阵列，存储单元阵列配置在阵列阶层、译码装置与其他电路中，存储单元阵列通常设置在现有技术的存储器装置结构的外围区域，且存储单元阵列配置在装置阶层中。存储单元阵列可包括二维(2D)存储单元阵列的叠层以建立三维(3D)存储单元阵列。装置阶层可配置在阵列阶层之上或之下。在阵列阶层中的存储单元阵列的边缘定义了柱体，在装置阶层上，柱体在阵列的上方和下方延伸以定义柱体内侧的区域。在一实施例中，译码装置及部分或全部其他外围电路两者都完全设置在装置阶层中的柱体内。在替代实施例中，至少部分译码装置可设置在装置阶层中的柱体内。在其他替代实施例中，当另一 X-译码装置或1-译码装置完全地设置在柱体外，X-译码装置或1-译码装置两者其一完全设置在柱体内。
[0008]存储单元阵列包括位线字线，位线字线耦接至在阵列内的存储单元的行与列。一第一多条层间导电线电性耦接位线与字线至在装置阶层中的译码装置。层间导电线包括在阵列阶层中从柱体外侧延伸到柱体内侧做接触的部分。因此，层间导电线未穿过在柱体内部位置的存储单元阵列。[0009]存储器装置结构亦可包括垫阶层，而垫阶层包括多个在柱体内侧的垫片。垫片可具有接触区域，而接触区域作为输入/输出(I/o)接点、电源供应接点、接地电源接点、数据和地址接点等。在一实施例，所有的垫片设置在垫阶层中的柱体内。在另一实施例，垫片的设置，使得一些垫片或部分的一些垫片部分或完全地位于在垫阶层中的柱体内。垫片经由一第二多条层间导电线电性耦接至在装置阶层中的译码装置及其他电路。第二多条层间导电线包括在垫阶层中，从柱体的外侧延伸至柱体的内侧作为接触的部分。其结果是，第二多条层间导电线并未通过在柱体内存储单元阵列的位置中。
[0010]为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下。
【专利附图】
【附图说明】
[0011]图1绘示一现有技术的存储器装置结构的透视图，现有技术的存储器装置结构的存储器阵列、X-译码装置、Y-译码装置、及其他外围电路皆在同一层内。
[0012]图2A绘示一存储器装置结构的分解透视图，该存储器装置结构的X-译码装置与Y-译码装置在存储器阵列的下方。
[0013]图2B绘示如图2A所示存储器装置结构的底部布局图。
[0014]图3A绘示一存储器装置结构的分解透视图，该存储器装置结构的X-译码装置与Y-译码装置皆配置在存储器阵列的下方。
[0015]图3B绘示如图3A所示存储器装置结构装置阶层的布局图。
[0016]图4A绘示另一存储器装置结构的分解透视图，该存储器装置结构的X-译码装置与y_译码装置皆配置在存储器阵列的下方。
[0017]图4B绘示如图4A所示存储器装置结构装置阶层的布局图。
[0018]图5绘示另一存储器装置结构装置阶层的布局图。
[0019]图6绘示如图3A与图3B所示在装置阶层顶部上垫阶层的俯视图，图中省略存储器装置结构的阵列阶层。
[0020]图7绘示存储器装置结构的简化剖面图。
[0021]图8A绘示在存储单元阵列上执行运算的电路元件的方块图，图中的任何数字或所有的电路元件可配置在柱体内，而柱体由存储单元阵列的边缘所定义。
[0022]图SB绘示如图8A所示在装置阶层与阵列阶层上方垫阶层的方块图。
[0023]【主要元件符号说明】
[0024]100、200、300、400、700:存储器装置结构
[0025]102、206、302、406、714:存储器阵列
[0026]104、202、504、802a、802b:χ-译码装置
[0027]106、204、506:y_ 译码装置
[0028]108:外围电路
[0029]110、112、208、210、310、312、314、316、408、410、412、414、620、622、630、634:侧边
[0030]212,214:整个长度
[0031]216、328、436、718A、724A:区域
[0032]304、402、704:阵列阶层[0033]306、404、500、702:装置阶层
[0034]308、426、708:衬底
[0035]318、416、502、606、716:柱体
[0036]320、322、324、326、418、420、422、424、428、430、432、434、602、604、608、610、616:部分
[0037]612a、612b、612c、612d、726、832a_d:垫片
[0038]614a、614b、614c、614d:导电线区域
[0039]618、624:宽度
[0040]626:长度
[0041]628、632:距离
[0042]706、830:垫阶层
[0043]710、720、722:图案化多晶硅区域
[0044]712:介电层
[0045]718、724:层间导电线
[0046]800:边缘
[0047]804a>804b:页缓冲器
[0048]810:总线
[0049]812:数据输入线
[0050]814:电路
[0051]816:控制器
[0052]818:块
[0053]820a、820b、824a、824b、834a、834b、834c、834d:线
[0054]822a、822b、826a、826b、836a、836b、836c、836d:垂直互连段
【具体实施方式】
[0055]图1至图8提供本发明实施例的详细说明。
[0056]图1绘示一现有技术的存储器装置结构的透视图，此现有技术的存储器装置结构的存储器阵列、X-译码装置、y-译码装置、及其他外围电路皆在同一层内。存储器装置100包括存储器阵列102与外围电路，而外围电路包括X-译码装置104、y-译码装置106、及在外围区域(peripheral region)的其他外围电路108。存储器阵列102,与包括χ-译码装置104、y-译码装置106、及其他外围电路108的外围电路皆在同一层内。具体来说，x_译码装置104沿着侧边110相邻于存储器阵列102。y-译码装置106沿着侧边112相邻于存储器阵列102。其他外围电路108在相邻于χ-译码装置104与y-译码装置106的区域中。其他外围电路可包括页缓冲器(page buffers)、感应电路(sense circuitry)、控制电路(control circuit)、供应电压电路(supplyvoltage circuitry)、以及任何在存储单元阵列内的存储单元上执行运算的其他电路。此外，另一外围电路可包括处理器、专用逻辑(special purposelogic)、通讯界面(communication interfaces)、及其他能与存储器阵列整合在单芯片(single chip)上的元件。
[0057]图2A绘示一存储器装置结构的分解透视图，此存储器装置结构的χ-译码装置与y-译码装置在存储器阵列的下方。图2B绘示如图2A所示存储器装置结构的布局图。如图2A与图2B所示的存储器装置结构200包括设置在存储器阵列206下方的χ-译码装置202与y-译码装置204。y_译码装置204对齐于柱体的第一侧边208，而柱体的第一侧边208由存储器阵列206的边缘所定义。基于本发明目的χ-译码装置202为包括输入节点(inputnodes)与输出节点(output nodes)的电路,输入节点从地址源(source of addresse)接收地址信号，输出节点直接连接包括存储器阵列中个别字线的导体(conductors)，或者输出节点电性耦接至与存储器阵列中个别字线连接的导体。基于本发明目的y_译码装置204为包括输入节点与输出节点的电路，输入节点从地址源(source of addresse)接收地址信号，输出节点直接连接至导体传送信号至控制用于在存储器阵列中的个别位线的行选择开关(column select switches)。当在输入节点、输出节点、与在输入节点与输出节点之间传送信号的电路是完全配置在柱体内时，χ-译码装置是完全配置在柱体内。当在输入节点、输出节点、与在输入节点与输出节点之间传送信号的电路是完全配置在柱体内时，y_译码装置是完全配置在柱体内。
[0058]y_译码装置形成连接至用于位线的行选择开关，其实质上可分布遍及存储器阵列的第一侧边208的整个长度212。举例来说，可有从译码输出节点连接到锁存(latch on)每一位线的行选择开关的需求，及在阵列中每一或每一些行的存储单元可根据需要存取个别位线。这可导致从外围电路到阵列的数百或数千个到位线的连接的需求。
[0059]χ-译码装置202对齐于柱体的第二侧边210，而柱体的第二侧边210由存储器阵列的边缘所定义。X-译码装置形成连接至字线，而字线也可能实质上数以千计分布跨过第二侧边210的整个长度214。如果设置成延伸跨过阵列206整个宽度与长度的X-译码装置与整个y-译码装置是完全地如图2A所示的方式设置存储器阵列的下方，那么译码装置、或至少χ-译码装置与阵列之间的连接(connection)与y_译码装置和阵列之间的连接将重叠在区域216中。
[0060]图3A绘示一存储器装置结构的分解透视图，该存储器装置结构的X-译码装置与y-译码装置皆配置在存储器阵列的下方。图3B绘示如图3A所示存储器装置结构装置阶层(device level)的布局图。在图3A中的存储器装置结构300包括阵列阶层304及装置阶层306。如所示，装置阶层306可配置在阵列阶层304的下方或阵列阶层的上方。装置阶层306形成在衬底308上。阵列阶层包括存储器阵列302。
[0061]存储器阵列可为叠层的薄膜晶体管(TFT)存储器阵列，薄膜晶体管存储器阵列由层间介电层(未绘示)隔开自装置阶层。范例的叠层的薄膜晶体管存储器阵列与制造叠层的薄膜晶体管存储器阵列的方法已揭露在标题为“Thin Film Transistor, Non-VolatileMemory Device and Methods forFabricating the Same” 的美国专利 7，473，589B2 号中，该专利在此被纳入参考，如同已被充分阐述。具体而言，存储器阵可包括多层位线层。具体而言，在一叠层的薄膜晶体管存储器阵列例子中，每一存储单元叠层包括位线层、字线导电体、以及捕捉层，而捕捉层位于位线层与字线导电体之间。位线层为一薄膜，且位线层包括多个源极/漏极区域与沟道区域。所得到的结构为叠层的薄膜晶体管存储器阵列结构。
[0062]存储器阵列302具有第一侧边310、第二侧边310、第三侧边314以及第四侧边316。第一侧边310在第二侧边310的相反侧，而第三侧边314在第四侧边316的相反侧。侧边310、312、314以及316定义存储器阵列的边缘。存储器阵列的边缘定义柱体318 (由虚线表示)，而柱体318在存储单元阵列的上方与下方两方延伸。
[0063]柱体以一封闭的二维曲线(two-dimensional curve)的投影定义,如在此例中为存储器阵列的边缘，沿着相交(intersects)平面的轴线，而整个二维封闭曲线在平面内。定义的二维曲线的边缘可为正方形(square)、矩形(rectangle)、圆形(circle)、椭圆形(ellipse)或取决于制造过程的稍微不规则的形状。在本申请中出于简化的目的，二维曲线以正方形(square)表示与描述。然而，可以理解的是此两维曲线可以为任何形状。
[0064]装置阶层306包括用于存储器阵列302的χ-译码装置与y_译码装置。x_译码装置与y-译码装置设置在柱体318内。χ-译码装置的第一部分320在柱体内对齐于存储单元阵列的第一侧边310。χ-译码装置的第二部分322在柱体内对齐于存储单元阵列的第二侧边312。此外，y_译码装置的第一部分324对齐于存储器阵列的第三侧边314。y-译码装置的第二部分326对齐于存储器阵列的第四侧边316。
[0065]装置阶层306亦包括柱体318内的区域328，区域328并没有设置χ-译码装置与y-译码装置的部分。其他外围电路可设置在区域328内。经由将χ-译码装置、y-译码装置、以及外围电路设置在柱体内与存储器阵列下方，减少了存储器装置结构占用的空间(footprint)。
[0066]图4A绘示另一存储器装置结构的分解透视图，该存储器装置结构的X-译码装置与y_译码装置皆配置在存储器阵列的下方。图4B绘示如图4A所示存储器装置结构装置阶层的布局图。如同图3A与图3B所示的存储器装置结构，图4A与图4B所示的存储器装置结构400包括阵列阶层402与装置阶层404。装置阶层404安装在衬底426上。衬底426可包括硅。阵列阶层402包括存储器阵列406。存储器阵列具有边缘，边缘包括第一侧边408、第二侧边410、第三侧边412以及第四侧边414。第一侧边408在第二侧边410的相反侦牝而第三侧边412在第四侧边414的相反侧。侧边408、410、412以及414定义存储器阵列的边缘。存储器阵列的边缘与垂直(normal)于阵列的轴线定义柱体416 (由虚线表示)，而柱体416在存储器阵列的上方与下方两方延伸。
[0067]装置阶层404包括χ-译码装置与y_译码装置，而x_译码装置与y_译码装置两者皆设置在柱体416内。具体而言，装置阶层404包括χ-译码装置的第一部分418与第三部分420，χ-译码装置的第一部分418与第三部分420对齐于存储器阵列406的第一侧边408。χ-译码装置的第二部分422与第四部分424对齐于存储器阵列的第二侧边410。
[0068]此外，装置阶层包括y_译码装置的第一部分428与第三部分430，y-译码装置的第一部分418与第三部分420对齐于存储单元阵列的第三侧边412。在装置阶层中，y_译码装置的第二部分432与第四部分434对齐于存储单元阵列的第四侧边。
[0069]装置阶层404亦包括柱体416内的区域436，区域436中未设置x_译码装置与y-译码装置的部分。其他外围电路可设置在区域436内。
[0070]如图3A、图3B、图4A与图4B所示在另一实施例中的存储器装置结构，可理解装置阶层可配置在存储单元阵列的顶部上。在这另一实施例中，装置阶层可具有如所示实施例相同的布局，且可使用薄膜晶体管技术实施。在这实施例中的阵列可在硅大块衬底(bulksubstrate)中实施。因此，x_译码装置、y_译码装置、以及外围电路设置在柱体内的存储器阵列的上方，而柱体由存储器阵列的边缘所定义。
[0071]图5绘示另一存储器装置结构的装置阶层的布局图。装置阶层500包括由虚线表示的柱体502。柱体502由在阵列区域中(未绘示)的存储器阵列的边缘与垂直(normal)于阵列的轴线所定义。装置阶层包括χ-译码装置504与y-译码装置506。χ-译码装置504完全地设置在柱体内，而y_译码装置506完全地设置在柱体外侧。在另一存储器装置结构的实施例中，χ-译码装置504完全地设置柱体外侧，而I—译码装置完全地设置在柱体内。
[0072]如图3A、图3B、图4A、图4B与图5所示在另一可替代存储器装置结构的实施例中，阵列阶层可包括叠层在彼此底部上的多层存储器阵列阶层，因此形成3D存储器阵列。
[0073]在另一可替代的实施例中，χ-译码装置与y_译码装置可具有设置在装置阶层内的柱体外侧的部分。具体而言，在另一实施例中，译码装置可设置在如图3A、图3B、图4A、图4B与图5所示在装置阶层内大致相同的配置，但非准确地与存储器阵列的侧边对准。因此，译码装置部分地设置在装置阶层内的柱体外侧。
[0074]图6绘示如图3A与图3B所示在装置阶层的顶部上的垫阶层(pad lever)的俯视图，图中省略存储器装置结构的阵列阶层。装置阶层包括X-译码装置的第一部分602与第三部分604，χ-译码装置的第一部分602与第三部分604设置在柱体606 (由正方形虚线表示)内，而柱体606由在阵列阶层中(未绘示)的存储器阵列的边缘所定义。装置阶层亦包括1-译码装置的第一部分608与第二部分610，y-译码装置的第一部分608与第二部分610设置在柱体606内。
[0075]垫阶层包括多个垫片(pad)，为简单起见，示出四个垫片612a_612d。但可有数十个垫片，或更多，这取决于所选定的互联技术(interconnecttechnology)。垫片为导电板(conductive plate)或导电体(conductive body),用以形成连接到一个外部电路或导线垫片。在一实施例中，垫片612a-612d设置在垫阶层中的柱体606内。在另一实施例中，垫片612a-612d设置在垫阶层中，使得一个或多个垫片的全部或部分设置在垫阶层中的柱体606的外侧。垫片可包括输入/输出区域(1/0 regions)，此输入/输出区域为在垫片上数据线(data lines)连接到外部电路(external circuitry)的区域。垫片亦可包括电源供应(power supply)区域、接地供应(ground supply)区域、以及数据地址(data address)区域。输入/输出连接可形成至在输入/输出区域的垫片，电源供应(power supply)连接可形成至在电源区域(power regions)的垫片，接地连接(ground connections)可形成至在接地区域(ground regions)的垫片，以及数据地址连接可形成至在地址(addressregions)区域的垫片。多个导电线614a_614d f禹接垫片至装置阶层。导电线614a_614d具有从柱体606外侧(在阵列阶层中)延伸至柱体内侧(在垫阶层中)的部分(如616)，而在垫阶层中形成接触。因此，导电线未穿过在阵列阶层(未绘出)中的存储单元阵列。
[0076]每一导电线具有宽度，使得导电线可设置的区域为依据结构做有效的布局和连接而布置。具体而言，导电线区域614c具有宽度618,宽度618为导电线区域614c的相反侧620、622之间的距离。每一 χ-译码装置与y_译码装置的部分具有宽度与长度。例如，x_译码装置的第二部分604具有宽度624。y_译码装置的第一部分608具有长度626。第一距离628为导电线区域的侧边620与柱体606的侧边630之间的距离。第二距离632为导电线区域的侧边622与柱体606的侧边634之间的距离。导电线区域614c具有宽度618且设置在垫阶层中，使得距离628大于χ-译码装置的第二部分604的宽度624，及第二距离632大于y_译码装置的第一部分608的长度626。这可应用到所有的导电线区域614a_614d，使得前面提及的从任何导电线的侧边至柱体相反侧的距离大于相邻于X-译码装置与y-译码装置的部分的相对应宽度与长度。因此，在垫阶层中耦接装置阶层至垫片的导电线与在装置阶层中的导电线非在装置阶层的同一区域中，而此装置阶层中的导电线连接译码装置至在阵列阶层中的存储器阵列。
[0077]图7绘示存储器装置结构700例子的简化剖面图，存储器装置结构700具有装置阶层702、阵列阶层704、以及垫阶层706。这些阶层配置在衬底708上。
[0078]阵列阶层704包括存储器阵列714，而存储器阵列714具有位线与字线。存储器阵列714的边缘定义柱体716，而柱体716在阵列阶层704中的存储器阵列的上方与下方两方延伸。
[0079]装置阶层包括用以形成外围电路的逻辑设备，其包括X-译码装置、Y-译码装置、以及其他外围电路。图示说明简化设置在柱体716内该逻辑设备的部件。基于启发的目的，三个图案化多晶硅区域710、720与722在如所示装置阶层内的多晶硅层中。值得注意的是，实际上有数千或数百万的图案化多晶硅区域可配置在多晶硅层中，而多晶硅层在装置阶层中的柱体内。介电层712延伸在图案化多晶硅区域710、720与722及衬底708之间。图案化多晶硅区域710、720与722可为相对应的晶体管的栅极，而晶体管具有在衬底708中的源极/漏极(未绘示)。χ-译码装置或y_译码装置的部分可形成在图案化多晶硅区域710中，而其他外围电路可形成在图案化多晶硅区域720与722中。而图案化多晶硅区域710、720与722在柱体716内。装置阶层亦包括各种互联件(interconnects) 728,730,732与734，如设置在柱体716内的图案化金属层及介层窗(vias)。互联件728、730、732与734连接图案化多晶硅区域710、720与722在一起。因此，如所示实施例中，x_译码装置或y_译码装置的部分与其他外围电路设置在柱体716内。在此例中，区域718A代表χ-译码装置与1-译码装置两者之一的一个输出节点，或χ-译码装置与1-译码装置两者的输出节点，X-译码装置与1-译码装置两者的输出节点皆位于柱体716内，且X-译码装置与y-译码装置连接至相对应的多条层间(inter-level)导电线中的层间导电线(如718)。
[0080]第一多条层间导电线中的层间导电线718连接字线或位线两者之一至χ-译码装置与y-译码装置的部分，其中字线或位线在阵列阶层704中的存储单元中，而χ-译码装置与y-译码装置的部分位于图案化多晶硅区域710中。具体而言，层间导电线718延伸至衬底708而发生连接，使得在此例中是直接与晶体管的源极/漏极区域(未绘示)接触，导电的图案化多晶硅区域710作为晶体管的栅极。层间导电线可替代地连接到在图案化多晶硅元件中的着陆区域(landing area)、金属线、或在装置阶层中的其他互联结构。层间导电线718的部分从在阵列阶层中的柱体延伸出去，使得导电线不穿过在阵列阶层中的存储器阵列714。
[0081]第二多条层间导电线中的层间导电线724连接装置阶层至在垫阶层706中的垫片726。具体而言，层间导电线724从垫片726延伸，且在此例中与在区域724A中的衬底708直接接触。在一例中，区域724A为在输入/输出驱动器上的输入节点(input node)，而输入/输出驱动器提供地址信号给译码装置。层间导电线可替代地连接到在图案化多晶硅元件中的着陆区域、金属线、或在装置阶层中得其他互联结构。在此例中，经由层间导电线724与衬底直接接触，垫片连接至其他外围电路，而此其他外围电路位于图案化多晶硅区域722内。层间导电线724具有延伸出在阵列阶层中柱体并延伸回在垫阶层的柱体内的部分。因此，层间导电线未穿过在阵列阶层中的存储器阵列714。
[0082]在另一实施例中，装置阶层可在阵列阶层上方。在又另一替代实施中，阵列阶层可包括多层存储单元阵列阶层，因此建立3D存储单元阵列。
[0083]图8A绘示在装置阶层中电路元件的方块图，电路元件可设置在柱体内，而柱体由存储器阵列的边缘800定义，其投影在图8A中所示的装置阶层上方，如使用启发式虚线表示。方块图包括存储单元阵列，且在所示阵列阶层中的存储单元阵列具有边缘800，如延伸在装置阶层中所有所示的电路元件上。然而，可以理解的是所示的电路元件的任何数量可在存储单元阵列下方。同样可以理解的是阶层可切换，使得在阵列阶层中的存储单元阵列为在在装置阶层中的电路元件的下方。
[0084]在此例中，电路元件在柱体内侧，电路元件包括χ-译码装置802a与802b的部分，此χ-译码装置802a与802b的部分耦接至在阵列阶层中的存储器阵列的字线。x_译码装置802a与802b的部分耦接至字线，经由线820a与820b至垂直互连段(verticalinterconnection segments),垂直互连段以符号822a与822b表示。y_译码装置的部分与页缓冲器804a与804b稱接至总体位线(global bit line),经由线824a与824b至垂直互连段，垂直互连段以符号826a与826b表示。总体位线耦接至局部位线(local bit line),而局部位线沿着在阵列阶层中的存储器阵列中的行(columns)布置。一部分或全部的每个垂直互连段822a、822b、826a与826b的两者之一延伸至柱体外侧，而柱体由存储器阵列的边缘800定义，其中存储器阵列的边缘800位于装置阶层与阵列阶层之间。
[0085]在总线(bus) 810上，提供地址(address)给χ-译码装置802a与802b的部分、y-译码装置的部分、以及页缓冲器804a与804b，地址可选择地从垫阶层(绘示在图SB中)，或从在装置阶层中的输入/输出端提供。数据经由从其他电路数据814的数据输入线812供应，例如特殊用途的应用电路(special purpose application circuitry)或模块的组合(combination ofmodules),模块的组合提供由存储单元阵列支持的系统单芯片的功能(system-on-a-chip functionality)。数据经由数据输入线812至输入/输出(1/0)端供应，可选择地从垫阶层(绘示在图SB中)，或从在装置阶层中的输入/输出端，或至内部或外部的其他数据终点(data destinations)的集成电路存储器。
[0086]控制器816提供信号以控制偏置安排供应电压(bias arrangementsuppIyvoltages)的应用，偏置安排供应电压透过电压供应(voltage supply)或在块818(block818)中的供给产生或提供以进行本文所描述的各种操作。这些操作包括编辑或擦除操作，以及读取操作。控制器可使用如本领域已知的特殊用途逻辑电路(special-purposelogic circuitry)实施。在另一实施例中，控制器包括一般用途处理器(general-purposeprocessor)，一般用途处理器可在相同集成电路上实施，而集成电路执行计算机程序以控制装置的操作。在又其他实施例中，特殊用途逻辑电路与一般用途处理器组合可用于控制器的执行。
[0087]图SB绘示如图8A所示垫阶层830在装置阶层与阵列阶层上方的方块图。阵列阶层包括具边缘800的存储器阵列，边缘800定义柱体。装置阶层包括多个垫片832a-d。装置阶层稱接至垫片，经由线834a-d稱接至垂直互连段(vertical interconnectionsegments),垂直互连段以符号836a_d表不。一部分的每个垂直互连段836a_d或全部的每个垂直互连段836a-d的两者其中之一延伸至柱体外侧，而柱体由存储器阵列的边缘800定义，其中存储器阵列的边缘800位于装置阶层与垫阶层之间。
[0088]综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属【技术领域】中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。
【权利要求】
1.一种存储器装置，包括: 一存储单元阵列，是在一阵列阶层中，该存储单元阵列具有多个侧边，该多个侧边定义一边缘； 一 X-译码装置与一 1-译码装置，是在一装置阶层中，该X-译码装置与该y_译码装置其中一个或两者是至少部分地设置在一柱体内，该柱体由该边缘所定义；以及 多条层间导电线，是连接在该装置阶层内的该X-译码装置与该I—译码装置至该阵列阶层中的多条位线与多条字线，该多个层间导电线具有多个部分，该多个部分从该柱体外侧延伸到该柱体内侧以在该阵列阶层中形成接触。
2.根据权利要求1所述的存储器装置，其中该X-译码装置与该y_译码装置两者是完全地设置在该柱体内。
3.根据权利要求1所述的存储器装置，其中: 该X-译码装置的一第一部分是对齐于该阵列的一第一侧边，及该X-译码装置的一第二部分是对齐于该阵列的一第二侧边，该阵列的该第一侧边与该第二侧边是在相反侧；以及 该1-译码装置的一第一部分是对齐于该阵列的一第三侧边，及该1-译码装置的一第二部分是对齐于该阵列的一第四侧边，该第三侧边与该第四侧边是在相反侧及交叉于该阵列的该第一侧边与该第二侧边。
4.根据权利要求3所述的存储器装置，其中: 该X-译码装置的一第三部分是对齐于该阵列的该第一侧边，及该X-译码装置的一第四部分是对齐于该阵列的该第二侧边；以及 该1-译码装置的一第三部分是对齐于该阵列的该第三侧边，及该1-译码装置的一第四部分是对齐于该阵列的该第四侧边。
5.根据权利要求1所述的存储器装置，进一步包括: 多个页缓冲器，是在该装置阶层中，该多个页缓冲器设置在该柱体内。
6.根据权利要求1所述的存储器装置，进一步包括: 一控制器电路与一供应电压电路，是在该装置阶层中，该控制器电路与该供应电压电路设置在该柱体内。
7.根据权利要求1所述的存储器装置，进一步包括: 多个接垫，是在一垫阶层中，该垫阶层是与该装置阶层与该阵列阶层隔开，该多个接垫至少部分地设置在该柱体内；以及 一第二多条层间导电线，被耦接在该多个接垫与该装置阶层之间，该多个第二多条层间导电线的一部分从该柱体外侧延伸到该柱体内侧以在该垫阶层中形成接触。
8.根据权利要求7所述的存储器装置，其中: 每一该X-译码装置的该多个部分具有一相对应的一 X-译码装置宽度与X-译码装置长度，每一该I—译码装置的该多个部分具有一相对应的一 I—译码装置宽度与I—译码装置长度；以及包括: 第一与第二距离，该第一距离是该多个第二多条层间导电线中的一个第二多条层间导电线的一第一侧与相对的该柱体的一侧之间的距离，该柱体的该侧为相反于该多个第二多条层间导电线中的该一个第二多条层间导电线的该第一侧，该第二距离是该多个第二多条层间导电线中的该一个第二多条层间导电线的一第二侧与相对的该柱体的一侧之间的距离，该柱体的该侧为相反于该多个第二多条层间导电线中的该一个的该第二侧，该第一距离小于该第二距离，该第一距离大于该X-译码装置宽度与该1-译码装置宽度两者，该第二距离大于该X-译码装置长度与该1-译码装置长度两者。
9.根据权利要求7所述的存储器装置，其中该多个第一次提及的多条层间导电线是设置在该装置阶层中的一第一多个区域中，及该多个第二多条层间导电线是设置在该装置阶层中的一第二多个区域中，该第一多个区域不同于该第二多个区域。
10.根据权利要求7所述的存储器装置，其中该多个接垫中的一接垫包括一输入/输出垫片区域、一电源垫片区域、一接地垫片区域、以及一地址垫片区域。
11.一种制造存储器装置的方法，包括: 形成一存储单元阵列在一阵列阶层中，该存储单元阵列具有多个侧边定义一边缘； 形成一 X-译码装置与一 1-译码装置在一装置阶层中，该X-译码装置与该y_译码装置至少部分地设置在一柱体内，该柱体由该边缘所定义；以及 形成多条层间导电线连接在该装置阶层中的该X-译码装置与该I—译码装置至该阵列阶层中的多条位线与多条字线，该多个层间导电线具有多个部分从该柱体外侧延伸到该柱体内侧以在该阵列阶层中形成接触。
12.根据权利要求11所述的制造方法，其中该X-译码装置与该y_译码装置两者是完全地设置在该柱体内， 该柱体由该边缘所定义。
13.根据权利要求11所述的制造方法，其中: 该X-译码装置的一第一部分是对齐于该阵列的一第一侧边，及该X-译码装置的一第二部分是对齐于该阵列的一第二侧边，该阵列的该第一侧边与该第二侧边是在相反侧；以及 该1-译码装置的一第一部分是对齐于该阵列的一第三侧边，及该1-译码装置的一第二部分是对齐于该阵列的一第四侧边，该第三侧边与该第四侧边是在相反侧及交叉于该阵列的该第一侧边与该第二侧边。
14.根据权利要求13所述的制造方法，其中: 该X-译码装置的一第三部分是对齐于该阵列的该第一侧边，及该X-译码装置的一第四部分是对齐于该阵列的该第二侧边；以及 该I—译码装置的一第三部分是对齐于该阵列的该第三侧边，及该I—译码装置的一第四部分是对齐于该阵列的该第四侧边。
15.根据权利要求11所述的制造方法，进一步包括: 形成多个页缓冲器在该装置阶层中，该多个页缓冲器设置在该柱体内。
16.根据权利要求11所述的制造方法，进一步包括: 形成一控制器电路与一供应电压电路在该装置阶层中，该控制器电路与该供应电压电路设置在该柱体内。
17.根据权利要求11所述的制造方法，进一步包括: 形成多个接垫在一垫阶层中，该垫阶层是与该装置阶层与该阵列阶层隔开，该多个接垫至少部分设置在该柱体内；以及 形成一第二多条层间导电线耦接在该多个接垫与该装置阶层之间，该多个第二多条层间导电线的一部分从该柱体外侧延伸到该柱体内侧以在该垫阶层中形成接触。
18.根据权利要求17所述的制造方法，其中: 每一该X-译码装置的该多个部分具有一相对应的一 X-译码装置宽度与X-译码装置长度，每一该I—译码装置的该多个部分具有一相对应的一 y—译码装置宽度与I—译码装置长度；以及包括: 第一与第二距离，该第一距离是该多个第二多条层间导电线中的一个第二多条层间导电线的一第一侧与相对的该柱体的一侧之间的距离，该柱体的该侧为相反于该多个第二多条层间导电线的该一个的该第一侧，该第二距离是该多个第二多条层间导电线中的该一个第二多条层间导电线的一第二侧与相对的该柱体的一侧之间的距离，该柱体的该侧为相反于该多个第二多条层间导电线中的该一个第二多条层间导电线的该第二侧，该第一距离小于该第二距离，该第一距离大于该X-译码装置宽度与该y_译码装置宽度两者，该第二距离大于该X-译码装置长度与该I—译码装置长度两者。
19.根据权利要求17所述的制造方法，其中该多个第一次提及的多条层间导电线是设置在该装置阶层中的一第一多个区域中，及该多个第二多条层间导电线是设置在该装置阶层中的一第二多个区域中，该第一多个区域不同于该第二多个区域。
20.根据权利要求17所述的制造方法，其中该多个接垫中的一接垫包括一输入/输出垫片区域、一电源垫片区域、一接地垫片区域、以及一地址垫片区域。
【文档编号】G11C8/10GK103928046SQ201310015908
【公开日】2014年7月16日 申请日期:2013年1月16日 优先权日:2013年1月16日
【发明者】陈士弘 申请人:旺宏电子股份有限公司