存储器测试系统以及存储器测试方法

存储器测试系统以及存储器测试方法
【专利摘要】本发明提供一种存储器测试系统以及存储器测试方法。存储器测试系统包括控制单元、数据读取通道、数据写入通道以及测试通道。控制单元产生并输出第一读取指令和第一写入指令。数据读取通道和数据写入通道耦接至存储单元，并且控制单元根据第一读取指令和第一写入指令而分别地在第一时刻从存储单元读取数据且在第二时刻将数据写回至存储单元。测试通道通过输入端从数据读取通道接收数据，且测试通道在一延迟时间之后通过输出端输出数据而返回至数据写入通道。上述时间延迟等于第一时刻与第二时刻之间的时间间隔。
【专利说明】存储器测试系统以及存储器测试方法
【技术领域】
[0001]本发明是有关于一种测试系统以及测试方法，且特别是有关于一种存储器测试系统以及存储器测试方法。
【背景技术】
[0002]技术的进步开启了高速计算机系统。由于完善地研究和开发的电子设备，如微处理器和存储器，对于计算机系统操作在高速环境中仍保持良好的性能是可能的。然而，在高速环境下的电子设备之间的互连变得非常敏感，如I/o接口和存储器，所以需要做谨慎的测试和调整。
[0003]为了验证高速的I/O接口和存储器，像是电压和时序的各种参数，应该在不同的条件下测量。通过这样的做法，可以完美地研究计算机系统而作调整，以满足高速系统所要求的性能。然而，传统用于测试I/o接口和存储器的测试工具测试是昂贵且不便的。因此，对于本领域技术人员而言，无需使用外部测试工具来开发测试系统和测试方法，仍然是一个重要的课题。

【发明内容】

[0004]本发明是针对一种存储器测试系统和存储器测试方法，且存储器测试系统能够在高速环境中测试存储器。
[0005]本发明的一示范性实施例提供一种用于测试存储单元的存储器测试系统，其包括控制单元、数据读取通道、数据写入通道、传送单元、接收单元以及回传通道，其中传送单元、接收单元以及回传通道被称作为测试通道。回传通道包含第一垫、传送通道以及第二垫。回传通道实际上连接传送单元和接收单元。存储单元、控制单元、数据读取通道、数据写入通道、传送单元和接收单元皆需要进行测试。控制单元根据外部指令产生且输出第一读取指令和第一写入指令。数据读取通道耦接至存储单元，而控制单元根据第一读取指令从存储单元读取数据。数据写入通道耦接至存储单元，而控制单元根据第一写入指令写入数据至存储单元。测试通道耦接至数据读取通道和数据写入通道，且测试通道具有输入端和输出端。输入端从数据读取通道接收数据，且输出端将数据传回至数据写入通道。在一延迟时间之后，数据写入通道接收到数据。每当通过控制单元接收到外部指令时，产生第一读取指令与第一写入指令，且分别地输出至数据读取通道与数据写入通道。数据读取通道在第一时刻接收第一读取指令而早于数据写入通道在第二时刻接收第一写入指令。第一时刻与第二时刻之间的时间间隔等于时间延迟，且时间间隔包括通过控制单元的第一写入指令的产生时间和可编程偏移时间。
[0006]在本发明的一示范性实施例中，通过控制单元调整可编程偏移时间，使得时间间隔实质上等于时间延迟。
[0007]在本发明的一示范性实施例中，当通过数据读取通道从存储单元读取数据、输出数据到测试通道的输入端并将数据传回至数据写入通道时呈现时间延迟。[0008]在本发明的一示范性实施例中，数据读取通道包括至少一多路复用器，而多路复用器根据第一读取指令选择存储单元的存储库来读取数据。
[0009]在本发明的一示范性实施例中，数据写入通道包括至少一多路复用器，而多路复用器根据第一写入指令选择存储单元的存储库来写入数据。
[0010]在本发明的一示范性实施例中，存储单元包括至少一存储器阵列，读取和写入数据至所述至少一存储器阵列的相同存储库或是不同存储库。
[0011]在本发明的一示范性实施例中，读取和写入数据至少一存储器阵列的相同行地址或是不同行地址。
[0012]在本发明的一示范性实施例中，测试通道包括第一垫、第二垫以及传送通道，第一垫耦接至输入端，第二垫耦接至输出端，并且传送通道耦接于第一垫与第二垫之间，通过传送通道从第一垫传送数据至第二垫。
[0013]在本发明的一示范性实施例中，测试通道还包括接收单元以及传送单元。传送单元耦接于输入端与第一垫之间，传送单元用于从数据读取通道接收数据且传送数据至第一垫，其中第一垫通过传送单元耦接至输入端。接收单元耦接于第二垫与输出端之间，接收单元用于从第二垫接收数据且传送数据至数据写入通道，并且第二垫通过接收单元耦接至输出端。
[0014]在本发明的一示范性实施例中，外部指令为外部写入指令、外部读取指令、或外部写入和读取指令。
[0015]在本发明的一示范性实施例中，外部指令工作在第一频率，数据读取通道与数据写入通道工作在第二频率，且测试通道工作在第三频率。
[0016]本发明的另一示范性实施例提供了一种适用于控制单元的存储器测试方法。存储器测试方法包括下列步骤。根据外部指令产生第一读取指令和第一写入指令。输出第一读取指令至数据读取通道，以便在第一时刻从存储单元读取数据。通过数据读取通道传送数据至测试通道的输入端。在一时间延迟之后，通过数据写入通道从测试通道的输出端接收数据，并且在第二时刻将第一写入指令输出至数据写入通道，以写入数据至存储单元。第一时刻与第二时刻之间的时间间隔等于时间延迟，且时间间隔包括第一写入指令的产生时间和可编程偏移时间。
[0017]在本发明的一示范性实施例中，存储器测试方法还包括以下步骤:调整可编程偏移时间，使得时间间隔等于时间延迟。
[0018]在本发明的一示范性实施例中，当通过数据读取通道从存储单元读取数据、输出数据到测试通道的输入端并将数据传回至数据写入通道时呈现时间延迟。
[0019]在本发明的一示范性实施例中，此方法中从存储单元读取数据和将数据写入至存储单元还包括步骤:根据第一读取指令选择存储单元的存储库来读取数据，并且根据第一写入指令选择存储单元的存储库来写入数据。
[0020]在本发明的一示范性实施例中，存储单元包括至少一存储器阵列，并且从存储单元读取数据以及写入数据至存储单元的步骤还包括:选择所述至少一存储器阵列的相同存储库或是不同存储库，以读取和写入数据。
[0021]在本发明的一示范性实施例中，此方法中从存储单元读取数据和将数据写入至存储单元还包括步骤:选择至少一存储器阵列的相同行地址或是不同行地址，以读取和写入数据。
[0022]在本发明的一示范性实施例中，存储器检测方法还包括以下步骤。在产生第一读取指令和第一写入指令之前，接收外部指令，而外部指令为外部写入指令、外部读取指令、或外部写入和读取指令。
[0023]基于上述，在本发明中，存储器测试系统在第一读取指令之后等待一时间间隔的期间才输出第一写入指令。此时间间隔包括可被调整的可编程偏移时间，使得时间间隔本质上相当于时间延迟。通过控制正确的时序来输出第一读取指令和第一写入指令，而提供一种无需外部工具的高速测试环境。
[0024]为让本发明的上述特征和优点能更明显易懂，下文特举示范性实施例，并配合附图作详细说明如下。
【专利附图】

【附图说明】
[0025]下面的附图是本发明的说明书的一部分，示出了本发明的示例实施例，附图与说明书的描述一起说明本发明的原理。
[0026]图1示出为本发明的一示范性实施例的存储器测试系统的示意图；
[0027]图2是本发明的一示范性实施例在存储器测试系统中传送数据的时序图；
[0028]图3示出为本发明的一示范性实施例中的存储器测试方法的流程图。
[0029]附图标记说明:
[0030]100:存储器测试系统；
[0031]110:存储单元；
[0032]120:控制单元；
[0033]132:数据读取通道；
[0034]134:数据写入通道；
[0035]140:测试通道；
[0036]140a:输入端；
[0037]140b:输出端；
[0038]150a:第一垫；
[0039]150b:第二垫；
[0040]160:传送通道；
[0041]170:传送单元；
[0042]180:接收单元；
[0043]R1:第一读取指令；
[0044]T:时间间隔；
[0045]tl、t2、t3:时刻;
[0046]W1:第一写入指令；
[0047]S301?S307:存储器测试方法的各步骤。
【具体实施方式】
[0048]请参照图1。图1示出为本发明的一示范性实施例的存储器测试系统的示意图。在本发明的一示范性实施例中，存储器测试系统100用于测试存储单元110，而存储单元110包括控制单元(control unit) 120、数据读取通道(data reading channel) 132、数据写入通道(data writing channel) 134 以及测试通道(test channel) 140。控制单兀 120 用以根据外部指令来产生并输出第一读取指令和第一写入指令。数据读取通道132耦接至存储单元110和控制单元120，数据读取通道132用于根据第一读取指令从存储单元110读取数据。而数据写入通道134耦接至存储单元110和控制单元120，数据写入通道134根据第一写入指令将数据写入至存储单元110。
[0049]在前述的示范性实施例中，测试通道140耦接至数据读取通道132和数据写入通道134，且测试通道140具有输入端140a和输出端140b。输入端140a从数据读取通道132接收数据，且输出端140b将数据传回至数据写入通道134。在一段延迟时间之后，数据写入通道134接收到数据。每当通过控制单元120接收到外部指令时，产生第一读取指令与第一写入指令，且分别地输出至数据读取通道132与数据写入通道134。数据读取通道132在第一时刻接收第一读取指令而早于数据写入通道134在第二时刻接收第一写入指令。第一时刻与第二时刻之间的一时间间隔等于时间延迟，且这时间间隔包括通过控制单元120的第一写入指令的产生时间(generation time)和可编程偏移时间(programmable offsettime)。
[0050]根据上述说明，在高速环境中用于传送数据的路径，以便测量例如电压和时序的一些参数将简洁地作说明。以下将提供示范性实施例中的存储器测试系统100的详细说明。通过外部指令引起存储器测试系统100的存储器测试。虽然外部指令可能是不同种类的指令，像是外部写入指令(external write command)、外部读取指令(external readcommand)、或外部写入和读取指令(external write and read command),其只表不装置的特定的操作，控制单元120对于存储器测试系统100既产生第一写入指令且产生第一读取指令。换言之，在存储器测试系统100中通过控制单元120所产生指令类型将不会受到外部指令类型而影响。此外，外部指令、数据读取通道132、数据写入通道134以及测试通道140工作在不同频率。外部指令工作在第一频率，数据读取通道132和数据写入通道134工作在第二频率，而测试通道140工作在第三频率。例如，外部指令工作在3Gb/s，数据读取通道和数据写入通道工作在0.75Gb/s，而测试通道工作在6Gb/s。
[0051]在一段时间间隔之后，应输出第一写入指令至数据写入通道134，其中第一读取指令已经输出至数据读取通道132。因此，数据读取通道132首先接收到内部的读取指令。在数据读取通道中配置了至少一多路复用器(multiplexer，MUX)，据以执行第一读取指令以及从存储单元110读取数据。存储单元110可以是存储器阵列(memory array)、寄存器(register)、触发器(flip flop)或闩锁器(latch)。为了方便起见,下面的说明书中，只使用存储器阵列作为范例。当数据读取通道132从存储单元110读取数据，多路复用器根据第一读取指令选择存储单元110的存储库(memory bank)(未示出)来读取数据。基于上述，存储单元110可以是存储器阵列，所以可以从存储器阵列的行地址(column address)读取数据。
[0052]存储单元110完成读取处理之后，传送数据到测试通道140。测试通道140的输入端140a是负责用于从数据读取通道132接收数据，而测试通道140的输出端140b是负责用于将数据传回至数据写入通道134。更具体而言，根据示范性实施例，测试通道140还包括第一垫(first pad) 150a、第二垫(second pad) 150b 以及传送通道(transmissionchannel) 160。第一垫150a稱接至输入端140a,第二垫150b稱接至输出端140b,并且传送通道160耦接于第一垫150a与第二垫150b之间。因此，通过第一垫150a、传送通道160以及第二垫150b从输入端140a传送数据至输出端140b。[0053]然而，测试通道140并以上述示范例为限。测试通道140中配置了接收单元(reception unit) 180和传送单兀(transmission unit) 170。传送单兀170稱接于输入端140a与第一垫150a之间，并且接收单元180耦接于输出端140b与第二垫150b之间。换言之，第一垫150a通过传送单元170耦接至输入端140a，并且第二垫150b通过接收单元180耦接至输出端140b。传送单元170能够处理由输入端140a接收到的数据，并且传送数据至第一垫150a。接收单元180能够处理将从输出端140b输出的所准备数据，并且输出数据至数据写入通道134。第一垫150a、第二垫150b和传送通道160被称作为回传通道(loopbackchannel)。此外，传送单元170、接收单元180和回传通道被称作为测试通道140。先进先出(First-1n-First-out, FIFO ;未示出)单元可配置在传送单元170中用于缓冲数据，并且串行-并行(Serial-to-Parallel，S2P ;未示出)单元可布置在接收单元180中用于执行串行至并行操作。
[0054]通过测试通道140而通过输出端140b，数据传送而返回至数据写入通道134。当将数据传回至数据写入通道134时，数据写入通道134根据来自控制单元120的第一写入指令对数据执行写入处理。如同数据读取通道132，在数据写入通道134配置了至少一多路复用器(MUX)，据以执行第一写入指令以及写入数据至存储单元110。甚者，数据读取通道132和数据写入通道134可以选择不同存储库(memory bank)，用于分别地读取数据和写入数据。数据也可写入至一行地址，这里所指的行地址不同于通过数据读取通道132读取数据的行地址。第一读取指令指示哪一个存储库和行地址是用于数据读取通道132读取数据的目标，而第一写入指令也指示哪一个存储库和行地址是用于数据写入通道134写入数据的目标。这结果是，可以选择至少一存储器阵列(memory array)的相同的存储库或相同的行地址来读取数据，同样地也可以写入数据。
[0055]由于先前说明的传送过程中是在高速环境中进行，可以通过考量和比较原始数据和接收到的数据来取得几个重要的参数，例如电压和时序。然而，在高速环境中时间延迟可能是一个严重的问题。在存储器测试系统100中，当通过数据读取通道132从存储单元110读取数据、输出数据到测试通道140的输入端140a并将数据传回至数据写入通道134时呈现此时间延迟。因此，如果控制单元120同时输出第一读取指令和第一写入指令，则数据读取通道132和数据写入通道134不能写入相同的数据而返回到存储单元110的所分配行地址和所分配存储库。这结果是，存储器测试系统100不能提供正确的数据来进行比较及考量。在存储器测试系统100中，在第一时刻和第二时刻之间的时间间隔包括可编程偏移时间，所以可以调整时间间隔以解决时间延迟的问题。因此，时间延迟为一个应该考虑的重要因素，这会严重影响到存储器测试系统100。
[0056]图2是本发明的一示范性实施例在存储器测试系统中传送数据的时序图。在图2中，时钟?目号是用来表不时间周期。请同时参阅图1和图2,在不范性实施例中，在时刻tl输出第一读取指令RJBO/CO)至数据读取通道132。响应于第一读取指令，数据读取通道132从存储单元110读取数据。在几个时钟周期之后，在时刻t2传送数据至测试通道140的第一垫150a。在测试通道140中通过传送单元170、第一垫150a、传送通道160、第二垫150b与接收单元180传送数据以到达测试通道140的输出端140b。当在时刻t3，数据被传送到数据写入通道134时，控制单元120必须输出第一写入指令W1(BSAX))至数据写入通道134，以便正确地将数据写入至所分配的存储库和所分配的地址。
[0057]因此，在时刻tl和时刻t3之间的时间间隔T为时间延迟，而这时间延迟可以是几个时钟周期。换言之，因为在测试通道140的传输路径而呈现这时间延迟，为了解决时间延迟所造成的问题，存储器测试系统100在第一时刻和第二时刻分别传送第一读取指令和第一写入指令。请参照图2，由控制单元120输出第一读取指令至数据读取通道132的第一时刻应该是时刻tl，而由控制单元120输出第一写入指令至数据写入通道134的第二时刻应该是时刻t3。第一时刻和第二时刻之间的时间间隔包括通过控制单元120的第一写入指令的产生时间和可编程偏移时间，由于第一写入指令的产生时间是固定的，控制单元120调整可编程时间偏移量来控制时间间隔。这结果是，调整时间间隔等于时间延迟，并且可以将数据正确地储存到所分配的存储库和所分配的行地址。
[0058]值得注意的是，在图2中第一读取指令从存储库O和行地址O (R1B(VCO)读取数据，然而第一写入指令写入数据至存储库8和行地址O (W1BSAX))。类似的推演可以作出其他的第一读取指令和第一写入指令。
[0059]在本发明的一示范性实施例中，还提供了适用于控制单元的存储器测试方法。请参阅图3，图3示出为本发明的一示范性实施例中的存储器测试方法的流程图。在示范性实施例中，存储器测试方法包括下列步骤。首先，在步骤S301，根据外部指令产生第一读取指令和第一写入指令。外部指令可以是外部读取指令或外部写入指令。在步骤S303，输出第一读取指令至数据读取通道，以便在第一时刻从存储单元读取数据。在步骤S305中，通过数据读取通道传送数据至测试通道的输入端。在步骤S307中，在一段时间延迟之后，通过数据写入通道从测试通道的输出端接收数据，并且在第二时刻将第一写入指令输出至数据写入通道，以写入数据至存储单元。第一时刻与第二时刻之间的时间间隔等于时间延迟，且此时间间隔包括第一写入指令的产生时间和可编程偏移时间。
[0060]由于根据外部指令产生第一读取指令和第一写入指令，存储器测试方法进一步包括步骤:产生第一读取指令和第一写入指令之前，通过控制单元接收外部指令。
[0061]存储器测试方法还包括从存储单元读取数据和将数据写入至存储单元的步骤。由于数据是储存在存储单元的缘故，选择存储单元的存储库以通过数据读取通道来读取数据以及通过数据写入通道来写入数据。
[0062]存储单元可以是存储器阵列、寄存器或触发器。以存储器阵列作为一个范例，存储器测试方法包括可以选择至少一存储器阵列的相同存储库或是不同存储库来读取和写入数据。因此，可以选择至少一存储器阵列的相同行地址或是不同行地址来读取和写入数据。
[0063]由于时间间隔应该等于时间延迟，以便正确地将写入数据至存储单元，存储器测测方法还包括调整可编程偏移时间的步骤，使得时间间隔等于时间延迟。在本示范性实施例中，可通过控制单元调整可编程偏移时间。
[0064]综上所述，根据本发明的示范性实施例，用于测试存储单元的存储器测试系统包括控制单元、数据读取通道、数据写入通道以及测试通道。数据读取通道在第一时刻接收第一读取指令，且传送数据至测试通道。再次从测试通道接收数据后，数据写入通道在第二时刻将数据写回至存储单元。当通过测试通道传送数据时呈现时间延迟，并且可以调整第一时刻与第二时刻之间的时间间隔，据以正确地将数据写回至存储单元。因此，此存储器测试系统是适合于高速测试。
[0065]最后应说明的是:以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
【权利要求】
1.一种存储器测试系统，用于测试一存储单元，其特征在于，该存储器测试系统包括: 一控制单元，根据一外部指令产生并输出一第一读取指令和一第一写入指令； 一数据读取通道，耦接至该存储单元和该控制单元，并根据该第一读取指令从该存储单元读取数据； 一数据写入通道，耦接至该存储单元和该控制单元，并根据该第一写入指令将数据写入至该存储单元；以及 一测试通道，耦接至该数据读取通道和该数据写入通道，且该测试通道具有一输入端和一输出端，其中该输入端从该数据读取通道接收数据，且该输出端将数据传回至该数据写入通道，在一延迟时间之后该数据写入通道接收到数据； 其中，每当通过该控制单元接收到该外部指令时，产生该第一读取指令与该第一写入指令，且分别地输出至该数据读取通道与该数据写入通道，该数据读取通道在该第一时刻接收该第一读取指令而早于该数据写入通道在该第二时刻接收该第一写入指令，该第一时刻与该第二时刻之间的一时间间隔等于该时间延迟，且该时间间隔包括通过该控制单元的该第一写入指令的一产生时间和一可编程偏移时间。
2.根据权利要求1所述的存储器测试系统，其特征在于，通过该控制单元调整该可编程偏移时间，使得该时间间隔等于该时间延迟。
3.根据权利要求1所述的存储器测试系统，其特征在于，当通过该数据读取通道从该存储单元读取数据、输出数据到该测试通道的该输入端并将数据传回至该数据写入通道时呈现该时间延迟。
4.根据权利要求1所述的存储器测试系统，其特征在于，该数据读取通道包括: 至少一多路复用器，根据该第一读取指令选择该存储单元的存储库来读取数据。
5.根据权利要求1所述的存储器测试系统，其特征在于，该数据写入通道包括: 至少一多路复用器，根据该第一写入指令选择该存储单元的存储库来写入数据。
6.根据权利要求1所述的存储器测试系统，其特征在于，该存储单元包括至少一存储器阵列，读取和写入数据至该至少一存储器阵列的相同存储库或是不同存储库。
7.根据权利要求1所述的存储器测试系统，其特征在于，读取和写入数据至该至少一存储器阵列的相同行地址或是不同行地址。
8.根据权利要求1所述的存储器测试系统，其特征在于，该测试通道包括一第一垫、一第二垫以及一传送通道，该第一垫耦接至该输入端，该第二垫耦接至该输出端，并且该传送通道耦接于该第一垫与该第二垫之间，通过该传送通道从该第一垫传送数据至该第二垫。
9.根据权利要求8所述的存储器测试系统，其特征在于，该测试通道还包括: 一传送单元，耦接于该输入端与该第一垫之间，该传送单元用于从该数据读取通道接收数据且传送数据至该第一垫，其中该第一垫通过该传送单元耦接至该输入端；以及 一接收单元，耦接于该第二垫与该输出端之间，该接收单元用于从该第二垫接收数据且传送数据至该数据写入通道，其中该第二垫通过该接收单元耦接至该输出端。
10.根据权利要求1所述的存储器测试系统，其特征在于，该外部指令为一外部写入指令、一外部读取指令、或一外部写入和读取指令。
11.根据权利要求1所述的存储器测试系统，其特征在于，该外部指令工作在一第一频率，该数据读取通道与该数据写入通道工作在一第二频率，且该测试通道工作在一第三频率。
12.—种存储器测试方法，适用于一控制单元，其特征在于，该存储器测试方法包括: 根据一外部指令产生一第一读取指令和一第一写入指令； 输出该第一读取指令至一数据读取通道，以便在一第一时刻从一存储单元读取数据； 通过该数据读取通道传送数据至一测试通道的一输入端；以及 在一时间延迟之后，通过一数据写入通道从该测试通道的一输出端接收数据，并且在一第二时刻将该第一写入指令输出至该数据写入通道，以写入数据至该存储单元； 其中，该第一时刻与该第二时刻之间的一时间间隔等于该时间延迟，且该时间间隔包括该第一写入指令的一产生时间和一可编程偏移时间。
13.根据权利要求12所述的存储器测试方法，其特征在于，还包括: 调整该可编程偏移时间，使得该时间间隔等于该时间延迟。
14.根据权利要求12所述的存储器测试方法，其特征在于，当通过该数据读取通道从该存储单元读取数据、输出数据到该测试通道的该输入端并将数据传回至该数据写入通道时呈现该时间延迟。
15.根据权利要求12所述的存储器测试方法，其特征在于，该方法中从该存储单元读取数据以及写入数据至该存储单元的步骤还包括: 根据该第一读取指令 选择该存储单元的存储库来读取数据；以及 根据该第一写入指令选择该存储单元的存储库来写入数据。
16.根据权利要求12所述的存储器测试方法，其特征在于，该存储单元包括至少一存储器阵列，并且从该存储单元读取数据以及写入数据至该存储单元的步骤还包括: 选择该至少一存储器阵列的相同存储库或是不同存储库，以读取和写入数据。
17.根据权利要求16所述的存储器测试方法，其特征在于，该方法中从该存储单元读取数据以及写入数据至该存储单元的步骤还包括: 选择该至少一存储器阵列的相同行地址或是不同行地址，以读取和写入数据。
18.根据权利要求12所述的存储器测试方法，其特征在于，还包括: 在产生该第一读取指令和该第一写入指令之前，接收该外部指令，而该外部指令为一外部写入指令、一外部读取指令、或一外部写入和读取指令。
【文档编号】G11C29/56GK103811080SQ201310021785
【公开日】2014年5月21日 申请日期:2013年1月21日 优先权日:2012年11月1日
【发明者】郑文昌 申请人:南亚科技股份有限公司