半导体存储器件及其测试方法
【专利摘要】本发明公开了一种半导体存储器件及其操作方法，所述半导体存储器件包括写入控制器，所述写入控制器被配置成当在测试模式中执行写入操作时将经由第一焊盘供应的第一输入数据传送到第一全局I/O线和第二全局I/O线。所述半导体存储器件还包括第一写入驱动器，被配置成当在测试模式中执行写入操作时通过第一全局I/O线将第一输入数据储存在第一单元块中。所述半导体存储器件还包括第一I/O线驱动器，被配置成当在测试模式期间执行读取操作时响应于从第一单元块供应的第一输出数据而将信号供应到第一全局I/O线和第一测试I/O线。
【专利说明】半导体存储器件及其测试方法
[0001]相关申请的交叉引用
[0002]本申请要求2012年8月20日向韩国知识产权局提交的申请号为10-2012-0090933的韩国专利申请的优先权，其全部内容通过引用合并于此。
【背景技术】
[0003]在制造半导体存储器件之后，半导体存储器件通常要经历若干功能性测试以判断它们是否适合商业销售。可以执行这样的测试以评估形成半导体存储器件的外围电路和存储器单元的功能。许多半导体存储器件倾向呈现单比特故障，而不是双比特和/或集群比特故障。因此，随着半导体存储器件变得更加复杂并且实现更高的集成度，它们的测试时间也会增加。为了减少测试时间，已经提出了并行测试。可以通过将相同的数据同时写入半导体存储器件的多个存储器单元并且通过同时读取储存在所述多个存储器单元中的数据来执行并行测试。
[0004]一般，需要除了全局I/O线以外的测试输入/输出(I/O)线来执行并行测试。因此，当在并行测试模式中执行读取操作时，可以将储存在存储器单元中的数据加载到多个测试I/o线上，其数据电平被检测或被感测以判断存储器单元的功能性。换言之，在并行测试模式期间，储存在存储器单元中的数据可以经由测试I/o线而不是全局I/O线来供应，所述全局I/o线在正常读取模式期间供应储存在存储器单元中的数据。
[0005]半导体存储器件可以设计成具有诸如“ X 4”、“ X 8”、“ X 16”、“ X 32”等的各种比特组织(bit organization)之一。例如，具有“ X 16”比特组织的半导体存储器件在写入操作期间适用于储存16比特的数据，或在读取操作期间适用于供应16比特的数据。
【发明内容】
[0006]实施例涉及半导体存储器件和测试半导体存储器件的方法。
[0007]根据一些实施例，一种半导体存储器件包括(部分地):写入控制器、写入驱动器以及I/O线驱动器。写入控制器被配置成当在测试模式中执行写入操作时将从第一焊盘供应的第一输入数据传送到第一全局I/O线和第二全局I/O线。写入驱动器被配置成当在测试模式中执行写入操作时将第一全局I/o线上的第一输入数据储存在第一单元块中。I/O线驱动器被配置成当在测试模式中执行读取操作时响应于从第一单元块接收的第一输出数据来驱动第一全局I/o线和第一测试I/O线二者。
[0008]根据另一个实施例，一种半导体存储器件包括(部分地):写入控制器、写入驱动器以及I/o线驱动器。写入控制器被配置成当在第一测试模式或第二测试模式中执行写入操作时将从第一焊盘供应的第一输入数据传送到第一全局I/o线和第二全局I/O线。写入驱动器被配置成当在第一测试模式或第二测试模式中执行写入操作时将第一全局I/o线上的第一输入数据储存在第一单元块中。I/O线驱动器被配置成当在第一测试模式中执行读取操作时响应于从第一单元块接收第一输出数据来驱动第一测试I/o线。I/O线驱动器还被配置成当在第二测试模式中执行读取操作时响应于接收第一输出数据来驱动第一全局I/O线和第一测试I/O线二者。
[0009]根据另一个实施例，一种测试半导体存储器件的方法包括(部分地)执行写入操作，之后是读取操作。写入操作被执行为将第一输入数据从第一焊盘加载到第一全局I/o线和第二全局I/o线上、将第一全局I/O线上的第一输入数据储存在第一单元块中、以及将第二全局I/o线上的第一输入数据储存在第二单元块中。读取操作被执行为响应于从第一单元块接收的第一输出数据来驱动第一全局I/o线和第一测试I/O线二者、以及响应于从第二单元块接收的第二输出数据来驱动第二全局I/O线和第二测试I/O线二者。
[0010]根据另一个实施例，一种操作半导体存储器件的方法包括(部分地)以下步骤:将第一输入数据从第一焊盘传送到第一全局I/O线和第二全局I/o线、将第一输入数据从第一全局I/o线传送到第一单元块、将传送的第一输入数据储存在第一单元块中、在第一测试模式期间响应于接收储存在第一单元块中的数据而将信号供应到第一测试I/o线、以及在第二测试模式期间响应于接收储存在第一单元块中的输出数据而将信号供应到第一全局I/O线和第一测试I/O线。
【专利附图】
【附图说明】
[0011]结合附图和所附详细描述，本发明构思的实施例将变得更加清楚，其中:
[0012]图1是根据一个实施例的半导体存储器件的框图；
[0013]图2是图1中所示的半导体存储器件的写入控制器的一个实施例的框图；
[0014]图3是图1中所示的半导体存储器件的驱动控制信号发生器的一个实施例的电路图；
[0015]图4是图1中所示的半导体存储器件的第一 I/O线驱动器的一个实施例的框图；
[0016]图5是图4中所示的第一 I/O线驱动器的第一输入/输出线选择器的一个实施例的电路图；以及
[0017]图6是图1中所示的半导体存储器件的第二 I/O线驱动器的一个实施例的框图。【具体实施方式】
[0018]在下文中，将参照附图来描述本发明构思的实施例。然而，本文描述的实施例仅出于说明的目的，并非意图限制本发明构思的范围。
[0019]图1是根据一个实施例的半导体存储器件100的框图。
[0020]半导体存储器件100被示为包括焊盘部分1、测试信号合成器2、写入控制器3、驱动控制信号发生器4、第一写入驱动器51、第二写入驱动器52、第一 I/O线驱动器61、第二I/O线驱动器62、选择发送器7、比较信号发生器8以及比较信号输出单元9。
[0021]焊盘部分I可以包括第一焊盘11和第二焊盘12，经由第一焊盘11和第二焊盘12将数据供应到半导体存储器件100或从半导体存储器件100接收数据。例如，可以从第一焊盘11供应第一输入数据DIN1，以及可以将第一全局I/O线GIOl上的数据供应到第一焊盘
11。相似地，可以从第二焊盘12供应第二输入数据DIN2，以及可以将第二全局I/O线G102上的数据供应到第二焊盘12。在并行测试模式中，不将数据供应到第二焊盘12或从第二焊盘12接收数据。
[0022]测试信号合成器2可以被配置成产生第三测试模式信号TM3，所述第三测试模式信号TM3在第一测试模式信号TMl或第二测试模式信号TM2被使能时而被使能。可以在第一测试模式中将第一测试模式信号TMl使能，在所述第一测试模式期间，将从第一焊盘11供应的第一输入数据DINll储存在第一单元块70和第二单元块75中，并且将储存在第一单元块70中的数据与储存在第二单元块75中的数据进行比较，以判断第一单元块70和第二单元块75中的存储器单元是否正确地操作。另外，在经由第一焊盘11验证储存在第一单元块70中的数据之后，可以在第二测试模式中将第二测试模式信号TM2使能，在所述第二测试模式期间，将从第一焊盘11供应的第一输入数据DINl储存在第一单元块70和第二单元块75中，并且将储存在第一单元块70中的数据与储存在第二单元块75中的数据进行比较以判断第一单元块70和第二单元块75中的存储器单元是否正确地操作，并且可以将储存在第一单元块70中的数据供应到第一焊盘以被验证。
[0023]当半导体存储器件在第一测试模式或第二测试模式中操作时，写入控制器3可以经由第一焊盘11来接收第一输入数据DINll以驱动第一全局I/O线GIOl和第二全局I/O线G102。相比之下，当半导体存储器件100在读取模式或写入模式中操作而不是在第一测试模式或第二测试模式中操作时，写入控制器3可以(i)经由第一焊盘11接收第一输入数据DINl以驱动第一全局I/O线G101，以及(ii)经由第二焊盘12接收第二输入数据DIN2以驱动第二全局I/O线G102。
[0024]驱动控制信号发生器4可以被配置成在读取或写入操作期间响应于地址信号ADD而产生第一驱动控制信号CTRl或第二驱动控制信号CTR2中的任何一个。相比之下，当在第一测试模式或第二测试模式期间执行读取或写入操作时，驱动控制信号发生器4可以产生第一驱动控制信号CTRl和第二驱动控制信号CTR2 二者以及由此将第一驱动控制信号CTRl和第二驱动控制信号CTR2 二者使能。
[0025]第一写入驱动器51可以被配置成在第一驱动控制信号CTRl被使能时通过第一全局I/O线GIOl将数据储存在第一单元块70中。第二写入驱动器52可以被配置成在第二驱动控制信号CTR2被使能时通过第二全局I/O线G102将数据储存在第二单元块75中。
[0026]当第一驱动控制信号CTRl被使能时，第一 I/O线驱动器61可以从第一单元块70接收第一输出数据DOUTl，以根据第一测试模式信号TMl和第二测试模式信号TM2来驱动第一全局I/O线GIOl和/或第一测试I/O线TGIOl。更具体地，第一 I/O线驱动器61可以从第一单元块70接收第一输出数据DOUTl，从而(i)当在第一测试模式期间执行读取操作时驱动第一测试I/O线TG101，或(ii)当在第二测试模式期间执行读取操作时驱动第一全局I/O线GIOl和第一测试I/O线TGIOl 二者。
[0027]当第二驱动控制信号CTR2被使能时，第二 I/O线驱动器62可以从第二单元块75接收第二输出数据D0UT2，以根据第一测试模式信号TMl和第二测试模式信号TM2来驱动第二全局I/O线G102和/或第二测试I/O线TG102。更具体地，第二 I/O线驱动器62可以从第二单元块75接收第二输出数据D0UT2，从而(i)当在第一测试模式期间执行读取操作时驱动第二测试I/O线TG102，或者(ii)当在第二测试模式期间执行读取操作时驱动第二全局I/O线G102和第二测试I/O线TG102 二者。
[0028]选择发送器7可以被配置成当在第二测试模式期间执行读取操作时防止第二全局I/o线上的数据被传送到第二焊盘12。选择发送器7可以在正常模式下执行读取操作时将第二全局I/O线G102上的数据传送到第二焊盘12，而不在第一测试模式和第二测试模式期间执行读取操作时将第二全局I/o线G102上的数据传送到第二焊盘12。
[0029]比较信号发生器8可以将第一测试I/O线TGIOl上的数据与第二测试I/O线TG102上的数据进行比较以产生比较信号COM。在一些实施例中，比较信号COM可以在第一测试I/O线TGIOl上的数据与第二测试I/O线TG102上的数据具有相同的值时具有逻辑“高”电平，以及可以在第一测试I/O线TGIOl上的数据与第二测试I/O线TG102上的数据具有不同的值时具有逻辑“低”电平。然而，也可以利用其它的逻辑电平来指示第一测试I/O线TGIOl上的数据和第二测试I/O线TG102上的数据是否相同或不同。例如，在其它的实施例中，比较信号COM可以在第一测试I/O线TGIOl上的数据与第二测试I/O线TG102上的数据具有相同的值时具有逻辑“低”电平，以及在第一测试I/O线TGIOl上的数据与第二测试I/O线TG102上的数据具有不同的值时具有逻辑“高”电平。
[0030]比较信号输出单元9可以在读取测试模式信号TM_RD被使能时将比较信号COM传送到第二焊盘12。如果在第一测试模式和第二测试模式中的读取操作之后产生了比较信号COM,则读取测试模式信号TM_RD可以被使能。第一测试模式信号TM1、第二测试模式信号TM2以及读取测试模式信号TM_RD可以通过外部测试电路来产生，或者通过半导体存储器件中包括的测试模式信号发生器(未示出)来产生。
[0031]图2是根据一个实施例的图1中的半导体存储器件的写入控制器3的框图。
[0032]如图2所示，写入控制器3可以被配置成包括第一数据输入单元31和第二数据输入单元32。第一数据输入单元31可以将第一输入数据DINl传送到第一全局I/O线G101。即，第一数据输入单元31可以响应于第一输入数据DINl而驱动第一全局I/O线GIOl上的信号。第二数据输入单元32可以在第三测试模式信号TM3被使能时将第一输入数据DINl传送到第二全局I/O线G102，以及可以在第三测试模式信号TM3被禁止时将第二输入数据DIN2传送到第二全局I/O线G102。如上所述，第三测试模式信号TM3可以在半导体存储器件操作在第一测试模式或第二测试模式中时被使能。因而，第二数据输入单元32可以在半导体存储器件操作在第一测试模式或第二测试模式中时将第一输入数据DINl传送到第二全局I/o线G102,以及在半导体存储器件未操作在第一测试模式或第二测试模式中时将第二输入数据DIN2传送到第二全局I/O线G102。
[0033]图3是根据一个实施例的图1的半导体存储器件100的驱动控制信号发生器4的电路图。
[0034]如图3所示，当第三测试模式信号TM3被使能成具有逻辑“高”电平时，驱动控制信号发生器4可以产生被使能成具有逻辑“高”电平的第一驱动控制信号CTRl和第二驱动控制信号CTR2。另外，当第三测试模式信号TM3被禁止成具有逻辑“低”电平时，驱动控制信号发生器4可以产生逻辑电平根据地址信号ADD来确定的第一驱动控制信号CTRl和第二驱动控制信号CTR2。因此，当第三测试模式信号TM3被禁止成具有逻辑“低”电平时，如果地址信号ADD具有逻辑“低”电平，则第一驱动控制信号CTRl可以被使能成具有逻辑“高”电平，如果地址信号ADD具有逻辑“高”电平，则第二驱动控制信号CTR2可以被使能成具有逻辑“高”电平。
[0035]图4是根据一个实施例的图1中的半导体存储器件100的第一 I/O线驱动器61的框图。
[0036]如图4所示，第一 I/O线驱动器61包括第一 I/O线感测放大器611和第一 I/O线选择器612。第一 I/O线感测放大器611可以在第一驱动控制信号CTRl被使能时感测并放大第一输出数据DOUTl的信号以产生第一驱动信号DRV1。第一 I/O线选择器612可以接收第一驱动信号DRVl以根据第一测试模式信号TMl和第二测试模式信号TM2来驱动第一全局I/O线GIOl上的信号和/或第一测试I/O线TGIOl上的信号。当在第一测试模式中将第一测试模式信号TMl使能时，第一 I/O线选择器612可以响应于第一驱动信号DRVl而驱动第一测试I/O线TGIOl上的信号。另外，当在第二测试模式中将第二测试模式信号TM2使能时，第一 I/O线选择器612可以响应于第一驱动信号DRVl而驱动第一全局I/O线GIOl上的信号和第一测试I/O线TGIOl上的信号。当半导体存储器件未操作在第一测试模式或第二测试模式中时,第一 I/O线选择器612可以响应于第一驱动信号DRVl而驱动第一全局I/O线GIOl上的信号。
[0037]图5是根据一个实施例的图4的第一输入/输出选择器612的电路图。
[0038]如图5所示，第一 I/O线选择器612包括选择信号发生器613和选择驱动器614。在信号TMl被使能成具有逻辑“高”电平的第一测试模式期间，选择信号发生器613通过使信号SELl具有逻辑“低”电平来将信号SELl禁止，并且通过使信号SEL2具有逻辑“高”电平来将信号SEL2使能。另外，在信号TM2被使能成具有逻辑“高”电平的第二测试模式期间，选择信号发生器613通过使信号SELl和SEL2具有逻辑“高”电平来将信号SELl和SEL2使能。另外，当半导体存储器件不在第一测试模式或第二测试模式中时，即当信号TMl和TM2两个都为低时，选择信号发生器613通过使信号SELl具有逻辑“高”电平来将信号SELl使能，并且通过使信号SEL2具有逻辑“低”电平来使信号SEL2禁止。选择驱动器614可以在第一选择信号SELl被使能时缓冲第一驱动信号DRVl以驱动第一全局I/O线GIOl上的信号。另外，选择驱动器614可以在第二选择信号SEL2被使能时缓冲第一驱动信号DRVl以驱动第一测试I/O线TGIOl上的信号。
[0039]图6是根据一个实施例的图1中的第二 I/O线驱动器62的框图。
[0040]如图6所示，第二 I/O线驱动器62包括第二 I/O线感测放大器621和第二 I/O线选择器622。第二 I/O线感测放大器621可以在第二驱动控制信号CTR2被使能时感测并放大第二输出数据D0UT2的信号以产生第二驱动信号DRV2。第二 I/O线选择器622可以接收第二驱动信号DRV2以根据第一测试模式信号TMl和第二测试模式信号TM2来驱动第二全局I/O线G102上的信号和/或第二测试I/O线TG102上的信号。具体地，在第一测试模式信号TMl被使能的第一测试模式期间,第二 I/O线选择器622可以响应于第二驱动信号DRV2而驱动第二测试I/O线TG102上的信号。另外，在第二测试模式信号TM2被使能的第二测试模式期间，第二 I/O线选择器622可以响应于第二驱动信号DRV2而驱动第二全局I/O线G102上的信号和第二测试I/O线TG102上的信号。当半导体存储器件未操作在第一测试模式或第二测试模式中时，第二 I/O线选择器622可以响应于第二驱动信号DRV2而驱动第二全局I/O线G102上的信号。
[0041]在下文中将参照图1至图6来描述根据实施例的测试半导体存储器件的方法。以下的描述包括:当在第一测试模式期间将第一测试模式信号TMl使能时执行的第一测试，以及当在第二测试模式期间将第二测试模式信号TM2使能时执行的第二测试。可以通过顺序地执行写入操作和读取操作来执行用于判断存储器单元是否正确地操作的测试。
[0042]现在，将描述第一测试。[0043]首先，在第一测试模式信号TMl被使能时执行写入操作的情况下，测试信号合成器2可以将第三测试模式信号TM3使能。因而，写入控制器3可以经由第一焊盘11接收第一输入数据DINl，并且可以将第一输入数据DINl传送到第一全局I/O线GIOl和第二全局I/O线G102。另外，在利用被使能的第一测试模式信号TMl执行写入操作时，驱动控制信号发生器4可以产生全部被使能的第一驱动控制信号CTRl和第二驱动控制信号CTR2。因而，第一写入驱动器51可以响应于被使能的第一驱动控制信号CTRl而将第一全局I/O线GIOl上的数据储存在第一单元块中，而第二写入驱动器52可以响应于被使能的第二驱动控制信号CTR2而将第二全局I/O线G102上的数据储存在第二单元块75中。
[0044]随后，在利用被使能的第一测试模式信号TMl执行读取操作时，储存在第一单元块70中的数据可以被供应作为第一输出数据DOUTl，而储存在第二单元块75中的数据可以被供应作为第二输出数据D0UT2。即使在执行读取操作时，驱动控制信号发生器4仍可以将第一驱动控制信号CTRl和第二驱动控制信号CTR2使能。因而，第一 I/O线驱动器61可以响应于第一驱动控制信号CTRl的使能而将第一输出数据DOUTl传送到第一测试I/O线TG101，而第二 I/O线驱动器62可以响应于第二驱动控制信号CTR2的使能而将第二输出数据D0UT2传送到第二测试I/O线TG102。
[0045]比较信号发生器8可以将第一测试I/O线TGIOl上的数据与第二测试I/O线TG102上的数据进行比较以产生比较信号C0MP。当读取测试模式信号TM_RD被使能时，比较信号COMP可以传送到第二焊盘12。从第二焊盘12供应的比较信号COMP的逻辑电平可以指示第一测试I/O线TGIOl上的数据和第二测试I/O线TG102上的数据是否彼此一致。如果比较信号COMP指示第一测试I/O线TGIOl上的数据和第二测试I/O线TG102上的数据彼此不一致，则在第一单元块70和第二单元块75中可能存在至少一个故障的存储器单元。
[0046]在下文中，将描述在第二测试模式中将第二测试模式信号TM2使能时执行的第二测试。
[0047]首先，在第二测试模式信号TM2被使能时执行写入操作的情况下，测试信号合成器2可以将第三测试模式信号TM3使能。因而，写入控制器3可以经由第一焊盘11接收第一输入数据DINl，并且可以将第一输入数据DINl传送到第一全局I/O线GIOl和第二全局I/O线G102。另外，在利用被使能的第二测试模式信号TM2执行写入操作时，驱动控制信号发生器4可以将第一驱动信号CTRl和第二驱动控制信号CTR2使能。因而，第一写入驱动器51可以响应于被使能的第一驱动控制信号CTRl而将第一全局I/O线GIOl上的数据储存在第一单元块70中，而第二写入驱动器52可以响应于被使能的第二驱动控制信号CTR2而将第二全局I/O线G102上的数据储存在第二单元块75中。
[0048]随后，在利用被使能的第二测试模式信号TM2执行读取操作时，储存在第一单元块70中的数据可以被供应作为第一输出数据DOUTl，并且储存在第二单元块75中的数据可以被供应作为第二输出数据D0UT2。即使在执行读取操作时，驱动控制信号发生器4仍可以将第一驱动控制信号CTRl和第二驱动控制信号CTR2使能。因而，第一 I/O线驱动器61可以响应于被使能的第一驱动控制信号CTRl而将第一输出数据DOUTl传送到第一全局I/O线GIOl和第一测试I/O线TGIOl 二者，而第二 I/O线驱动器62可以响应于被使能的第二驱动控制信号CTR2而将第二输出数据D0UT2传送到第二全局I/O线G102和第二测试I/O线TG102 二者。第一全局I/O线GIOl上的第一输出数据DOUTl可以传送到第一焊盘11。从第一焊盘11供应的数据可以被验证以判断第一单元块70是否包括至少一个故障的存储器单元。在验证从第一焊盘11供应的数据期间，选择发送器7可以被配置成防止第二全局I/O线G102上的第二输出数据DOUT2被传送到第二焊盘12。
[0049]比较信号发生器8可以将第一测试I/O线TGIOl上的数据与第二测试I/O线TG102上的数据进行比较以产生比较信号C0MP。当读取测试信号TM_RD被使能时，比较信号COMP可以传送到第二焊盘12。从第二焊盘12供应的比较信号COMP的逻辑电平可以指示第一测试I/O线TGIOl上的数据和第二测试I/O线TG102上的数据是否彼此一致。如果比较信号COMP指示第一测试I/O线TGIOl上的数据和第二测试I/O线TG102上数据彼此不一致，则在第一单元块70和第二单元块75中存在至少一个故障的存储器单元。
[0050]如上所示，可以通过同时将多个数据写入到多个单元块中并且同时读取储存在这些单元块中的多个数据来执行根据实施例的测试半导体存储器件的方法。更具体地，根据一些实施例，可以将经由第一焊盘供应的第一输入数据储存在第一单元块70和第二单元块75中，并且可以同时验证储存在第一单元块70和第二单元块75中的数据，以判断在第一单元块70和第二单元块75中是否存在至少一个故障的存储器单元。结果，可以减少测试时间。尤其，当根据实施例的半导体存储器件在第二测试模式中操作时，可以将经由第一焊盘供应的第一输入数据同时储存在第一单元块70和第二单元块75中，并且可以将储存在第一单元块70中的数据供应给第一焊盘以被验证。另外，在验证第一单元块70中的数据时，可以将第一单元块70中的数据与第二单元块75中的数据彼此比较，并且可以将比较结果供应给第二焊盘，以判断第二单元块75中的存储器单元是否正确地操作。不同于第一测试模式，根据第二测试模式，可以经由第一焊盘验证第一全局I/O线GIOl上的数据。因而，如果在第二测试模式中验证从第一焊盘供应的数据，则可以判断出第一单元块70是否包括至少一个故障的存储器单元。
[0051]在根据实施例的测试方法中，即使在供应单个比特的数据时，也可以并行地在内部处理两个比特的数据。这意味着在半导体存储器件内部处理的数据的比特组织是经由焊盘部分处理的数据的两倍。半导体存储器件可以设计成具有各种比特组织。在一些实施例中，如果经由焊盘部分处理的数据的比特组织是“ X 16”，则可以通过“X32”的比特组织来传送在半导体存储器件内部处理的数据。
[0052]以上出于示例性的目的公开了本发明构思的实施例。本领域的技术人员将会理解的是，在不脱离所附权利要求所公开的本发明构思的范围与精神的情况下，可以进行各种修改、增加以及替换。
【权利要求】
1.一种半导体存储器件，包括: 写入控制器，所述写入控制器被配置成:当在测试模式期间执行写入操作时，将第一输入数据从第一焊盘传送到第一全局I/O线和第二全局I/O线； 第一写入驱动器，所述第一写入驱动器被配置成:当在所述测试模式期间执行所述写入操作时，将所述第一输入数据从所述第一全局I/o线传送到第一单元块，以使所述第一输入数据储存在所述第一单元块中；以及 第一 I/o线驱动器，所述第一 I/O线驱动器被配置成:当在所述测试模式期间执行读取操作时，响应于从所述第一单元块接收第一输出数据而将信号供应到所述第一全局I/o线和第一测试I/o线。
2.如权利要求1所述的半导体存储器件，其中，当在所述测试模式期间执行所述读取操作时，所述第一全局I/O线上的信号通过所述第一焊盘来供应。
3.如权利要求1所述的半导体存储器件，还包括驱动控制信号发生器，所述驱动控制信号发生器被配置成:当在所述测试模式期间执行所述写入操作或所述读取操作时，将第一驱动控制信号和第二驱动控制信号使能。
4.如权利要求3所述的半导体存储器件，其中，所述第一I/O线驱动器包括: 第一 I/O线感测放大器，所述第一 I/O线感测放大器被配置成响应于所述第一驱动控制信号而感测和放大所述第一输出数据以产生第一驱动信号；以及 第一 I/o线选择器，所述第一 I/O线选择器被配置成在所述测试模式期间响应于所述第一驱动信号而将信号供应到所述第一全局I/o线和所述第一测试I/O线二者。
5.如权利要求1所述的半导体存储器件，还包括第二写入驱动器，所述第二写入驱动器被配置成:当在所述测试模式期`间执行所述写入操作时，将所述第一输入数据从所述第二全局I/o线传送到第二单元块，以使所述第一输入数据储存在所述第二单元块中。
6.如权利要求5所述的半导体存储器件，还包括第二I/O线驱动器，所述第二 I/O线驱动器被配置成:当在所述测试模式期间执行所述读取操作时，响应于从所述第二单元块接收第二输出数据而将信号供应到所述第二全局I/O线和第二测试I/O线。
7.如权利要求6所述的半导体存储器件，还包括选择发送器，所述选择发送器被配置成:当在所述测试模式期间执行所述读取操作时，防止所述第二全局I/o线上的信号被传送到第二焊盘。
8.如权利要求6所述的半导体存储器件，还包括比较信号发生器，所述比较信号发生器被配置成:当在所述测试模式期间执行所述读取操作时，将所述第一测试I/O线上的信号与所述第二测试I/O线上的信号进行比较并且产生比较信号作为响应。
9.如权利要求8所述的半导体存储器件，还包括比较信号输出单元，所述比较信号输出单元被配置成响应于读取测试模式信号而将所述比较信号传送到第二焊盘。
10.一种半导体存储器件，包括: 写入控制器，所述写入控制器被配置成:当在第一测试模式或第二测试模式期间执行写入操作时，将第一输入数据从第一焊盘传送到第一全局I/o线和第二全局I/O线； 第一写入驱动器，所述第一写入驱动器被配置成:当在所述第一测试模式或所述第二测试模式期间执行写入操作时，将所述第一输入数据从所述第一全局I/o线传送到第一单元块，以使所述第一输入数据储存在所述第一单元块中；以及第一 I/O线驱动器，所述第一 I/O线驱动器被配置成:当在所述第一测试模式期间执行读取操作时响应于从所述第一单元块接收第一输出数据而将信号供应到第一测试I/o线，所述第一 I/o线驱动器还被配置成:当在所述第二测试模式期间执行读取操作时，响应于接收所述第一输出数据而将信号供应到所述第一全局I/o线和所述第一测试I/O线。
11.如权利要求10所述的半导体存储器件，其中，当在所述第二测试模式期间执行读取操作时，所述第一全局I/O线上的信号通过所述第一焊盘来供应。
12.如权利要求10所述的半导体存储器件，还包括驱动控制信号发生器，所述驱动控制信号发生器被配置成:当在所述第一测试模式或所述第二测试模式期间执行写入操作或读取操作时，将第一驱动控制信号和第二驱动控制信号使能。
13.如权利要求12所述的半导体存储器件，其中，所述第一I/O线驱动器包括: 第一 I/o线感测放大器，所述第一 I/O线感测放大器被配置成响应于所述第一驱动控制信号而感测并放大所述第一输出数据以产生第一驱动信号；以及 第一 I/o线选择器，所述第一 I/O线选择器被配置成:在所述第一测试模式或所述第二测试模式期间，响应于所述第一驱动信号而将信号供应到所述第一全局I/o线和所述第一测试I/o线二者。
14.如权利要求10所述的半导体存储器件，还包括第二写入驱动器，所述第二写入驱动器被配置成当在所述第一测试模式或所述第二测试模式期间执行写入操作时将所述第一输入数据从所述第二全局I/O线传送到第二单元块， 以使所述第一输入数据储存在所述第二单元块中。
15.如权利要求14所述的半导体存储器件，还包括第二I/O线驱动器，所述第二 I/O线驱动器被配置成:当在所述第一测试模式期间执行读取操作时，响应于从所述第二单元块接收的第二输出数据而将信号供应到第二测试I/o线，所述第二 I/O线驱动还被配置成:当在所述第二测试模式期间执行读取操作时响应于所述第二输出数据而将信号供应到所述第二全局I/o线和第二测试I/O线二者。
16.如权利要求15所述的半导体存储器件，还包括选择发送器，所述选择发送器被配置成:当在所述第二测试模式期间执行读取操作时，防止所述第二全局I/o线上的信号被传送到第二焊盘。
17.如权利要求15所述的半导体存储器件，还包括比较信号发生器，所述比较信号发生器被配置成:当在所述第一测试模式或所述第二测试模式期间执行读取操作时，将所述第一测试I/O线上的信号与所述第二测试I/O线上的信号进行比较并且产生比较信号作为响应。
18.如权利要求17所述的半导体存储器件，还包括比较信号输出单元，所述比较信号输出单元被配置成响应于读取测试模式信号而将所述比较信号传送到第二焊盘。
19.一种测试半导体器件的方法，所述方法包括以下步骤: 执行写入操作，包括以下步骤: 将第一输入数据从第一焊盘加载到第一全局I/O线和第二全局I/O线上； 通过所述第一全局I/o线将所述第一输入数据储存在第一单元块中；以及 通过所述第二全局I/o线将所述第一输入数据储存在第二单元块中；以及 执行读取操作，包括以下步骤:响应于从所述第一单元块接收第一输出数据而将信号供应到所述第一全局I/O线和第一测试I/o线；以及 响应于从所述第二单元块接收第二输出数据而将信号供应到所述第二全局I/O线和第二测试I/O线。
20.如权利要求19所述的方法，其中，所述读取操作还包括以下步骤:将所述第一全局I/o线上的信号传送到所述第一焊盘。
21.如权利要求20所述的方法，其中，所述读取操作还包括以下步骤:防止所述第二全局I/O线上的信号被传送到第二焊盘。
22.如权利要求21所述的方法，其中，所述读取操作还包括以下步骤:将所述第一测试I/O线上的信号与所述第二测试I/O线上的信号进行比较以产生比较信号作为响应。
23.如权利要求22所述的方法，其中，所述读取操作还包括以下步骤:响应于读取测试模式信号而将所述比较信号传送到所述第二焊盘。
24.一种操作半导体存储器件的方法，所述方法包括以下步骤: 将第一输入数据从第一焊盘传送到第一全局I/O线和第二全局I/O线； 将所述第一输入数据从所述第一全局I/O线传送到第一单元块； 将传送的所述第一输入数据储存在所述第一单元块中； 在第一测试模式期间响应于接收储存在所述第一单元块中的第一输出数据而将信号供应到第一测试I/O线；以及` 在第二测试模式期间响应于接收所述第一输出数据而将信号供应到所述第一全局I/O线和所述第一测试I/O线。
25.如权利要求24所述的方法，还包括以下步骤: 通过所述第一焊盘将信号供应到所述第一全局I/O线。
26.如权利要求24所述的方法，还包括以下步骤: 将第一驱动控制信号和第二驱动控制信号使能。
27.如权利要求26所述的方法，还包括以下步骤: 响应于所述第一驱动控制信号而感测所述第一输出数据以产生第一驱动信号；以及 响应于所述第一驱动信号而将信号供应到所述第一全局I/o线和所述第一测试I/O线二者。
28.如权利要求24所述的方法，还包括以下步骤: 将所述第一输入数据从所述第二全局I/O线传送到第二单元块；以及 将传送的所述第一输入数据储存在所述第二单元块中。
29.如权利要求28所述的方法，还包括以下步骤: 在所述第一测试模式期间响应于从所述第二单元块接收的第二输出数据而将信号供应到第二测试I/O线；以及 在所述第二测试模式期间响应于所述第二输出数据而将信号供应到所述第二全局I/O线和所述第二测试I/O线二者。
30.如权利要求29所述的方法，还包括以下步骤: 在所述第二测试模式期间，防止所述第二全局I/o线上的信号被传送到第二焊盘。
31.如权利要求29所述的方法，还包括以下步骤:将所述第一测试I/o线上的信号与所述第二测试I/O线上的信号进行比较；以及响应于所述比较来产生比较信号。
32.如权利要求31所述的方法，还包括以下步骤:将所述比较信号传送到第二焊盘。
【文档编号】G11C29/08GK103632728SQ201310019839
【公开日】2014年3月12日 申请日期:2013年1月18日 优先权日:2012年8月20日
【发明者】秋新镐 申请人:爱思开海力士有限公司