一种延时单元电路及地址信号变化检测电路的制作方法
【专利摘要】本发明公开了一种延时单元电路及地址信号变化检测电路，延时单元电路内的电容和锁存器之间增加电阻，使电容与电阻组成RC电路，由于RC电路中的电容充放电时间t=k*R*C，其电容的充放电时间与电源电压无关，即延时单元电路的延迟时间与电源电压无关，只是与延时单元电路中的RC电路的电阻阻值大小和电容值大小有关。因此本发明提供的延时单元电路不受电源电压的变化影响，只与电阻值和电容值有关，使得地址信号变化检测电路产生的脉冲信号稳定。
【专利说明】一种延时单元电路及地址信号变化检测电路
【技术领域】
[0001]本发明涉及存储器【技术领域】，更具体地说，涉及一种延时单元电路及地址信号变化检测电路。
【背景技术】
[0002]对于异步存储器来说，由于没有时钟信号，因此需要靠专门的电路来控制整个芯片的时序。ATD (Address Transition Detection,地址信号变化检测)电路通过感知地址信号和芯片使能信号的变化，并将这个变化信息转化成一个恰当的读操作脉冲信号，相当于一个虚拟时钟信号来控制整个芯片的读操作。
[0003]如图1所示，为现有的地址信号变化检测电路中的一个延时单元电路的电路结构图。其中，P1、P2为PMOS管，Cl、C2为电容，INV1、INV2和INV3为反相器，NAND为与非门，
A为地址信号，I为地址信号A的反信号，A、A均为延时单元电路的输入信号。假设A的起始信号为低电位，此时Pl导通P2截止。Cl被充电至高电位，通过INVl后，C2为低电位。当A发生跳变时，即出现一个由低电位变高电位的脉冲，此时Pl截止P2导通，C2被P2快速充电，而Cl被INVl慢慢放电。因此，INV3的输出会随着A的变化而迅速变为高电位，直到Cl放电至将NAND的输出拉高而变低。
[0004]由此可知，电容充放电时间影响脉冲信号，而电容充放电时间即为延时单元电路的延迟时间。电容充放电时间可以用公式表示为:t=k*C*V/I，其中，k为常数，V为电源电压，C为电容值，I为电流。延迟时间随着电源电压的变化而变化，不是一个确定值，进而影响地址信号变化检测电路产生的脉冲信号的稳定性。
【发明内容】
[0005]有鉴于此，本发明提供一种延时单元电路及地址信号变化检测电路，该地址信号变化检测电路产生的脉冲信号稳定，不受电源电压的影响。
[0006]为实现上述目的，本发明提供如下技术方案:
[0007]一种延时单元电路，包括:第一开关管、第二开关管、第一电阻、第二电阻、第一电容、第二电容、锁存器和信号整形电路；
[0008]所述第一开关管用于根据输入的地址信号的变化控制所述第一电容充放电，所述第二开关管用于根据所述地址信号的反信号的变化控制所述第二电容充放电；
[0009]所述第一电容的第一端连接接地端，所述第一电容的第二端同时连接所述第一电阻的第一端、所述第一开关管的漏极和所述信号整形电路的第一输入端，所述第一电阻的第二端连接所述锁存器的第一端；
[0010]所述第二电容的第一端连接接地端，所述第二电容的第二端同时连接所述第二电阻第一端、所述第二开关管的漏极和所述信号整形电路的第二输入端，所述第二电阻的第二端连接所述锁存器的第二端，所述信号整形电路的输出端为所述延时单元电路的输出端。[0011]优选的，所述第一开关管为第一 PMOS管，所述第二开关管为第二 PMOS管；
[0012]其中，所述第一 PMOS管的源极连接电源，所述第一 PMOS管的栅极输入所述地址信号，所述第一 PMOS管的漏极连接所述第一电容的第二端；
[0013]所述第二 PMOS管的源极连接电源，所述第二 PMOS管的栅极输入所述地址信号的反信号，所述第二 PMOS管的漏极连接所述第二电容的第二端。
[0014]优选的，所述第一开关管为第一 NMOS管，所述第二开关管为第二 NMOS管；
[0015]其中，所述第一 NMOS管的源极连接接地端，所述第一 NMOS管的栅极输入所述地址信号，所述第一 NMOS管的漏极连接所述第一电容的第二端；
[0016]所述第二 NMOS管的源极连接接地端，所述第二 NMOS管的栅极输入所述地址信号的反信号，所述第二 NMOS管的漏极连接所述第二电容的第二端。
[0017]优选的，所述锁存器包括第一反相器和第二反相器；
[0018]其中，所述第一反相器的输出端连接所述第二反相器的输入端作为所述锁存器的
弟觸；
[0019]所述第一反相器的输入端连接所述第二反相器的输出端作为所述锁存器的第二端。
[0020]优选的，所述信号整形电路包括:第三反相器、第四反相器和与门；
[0021]其中，所述第三反相器的输入端同时连接所述第一开关管的漏极、所述第一电容的第二端和所述第一电阻的第一端，所述第三反相器的输出端连接所述与门的第一输入端;
[0022]所述第四反相器的输入端同时连接所述第二开关管的漏极、所述第二电容的第二端和所述第二电阻的第一端，所述第四反相器的输入端连接所述与门的第二输入端，所述与门的输出端为所述延时单元电路的输出端。
[0023]优选的，所述信号整形电路包括:与非门和第五反相器；
[0024]其中，所述与非门的第一输入端同时连接所述第一开关管的漏极、所述第一电容的第二端和所述第一电阻的第一端，所述与非门的第二输入端同时连接所述第二开关管的漏极、所述第二电容的第二端和所述第二电阻的第一端，所述与非门的输出端连接所述第五反相器的输入端，所述第五反相器的输出端为所述延时单元电路的输出端。
[0025]一种地址信号变化检测电路，包括至少一个延时单元电路和或组合逻辑电路；
[0026]所述延时单元电路为上述的延时单元电路，所述延时单元电路的输出端连接所述或组合逻辑电路的输入端。
[0027]与现有技术相比，本发明所提供的技术方案具有以下优点:
[0028]本发明所提供的延时单元电路及地址信号变化检测电路，延时单元电路内的电容和锁存器之间增加电阻，使电容与电阻组成RC电路，由于RC电路中的电容充放电时间t=k*R*C，其电容的充放电时间与电源电压无关，即延时单元电路的延迟时间与电源电压无关，只是与延时单元电路中的RC电路的电阻阻值大小和电容值大小有关。因此本发明提供的延时单元电路不受电源电压的变化影响，只与电阻值和电容值有关，使得地址信号变化检测电路产生的脉冲信号稳定。
【专利附图】
【附图说明】[0029]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0030]图1为现有的一种延时单元电路的结构图；
[0031]图2为本申请实施例提供的一种延时单元电路的结构图；
[0032]图3a本申请实施例提供的一种具体的延时单元电路的结构图；
[0033]图3b为图3a提供的延时单元电路的原理图；
[0034]图4a为本申请实施例提供的另一种具体的延时单元电路的结构图；
[0035]图4b为图4a提供的延时单元电路的原理图；
[0036]图5为地址信号变化检测电路的结构示意图。
【具体实施方式】
[0037]正如【背景技术】所述，现有的地址信号变化检测电路的脉冲信号受到延时单元电路的控制，脉冲信号不稳定。发明人研究发现，造成这种缺陷的主要原因之一是延时单元电路的延迟时间受到电源电压变化的影响，不是一个确定的值，所以脉冲信号随着电源电压的变化而不稳定。
[0038]在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
[0039]其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
[0040]本实施例提供了一种延时单元电路，如图2所示，为本实施例提供的一种延时单元电路的电路图，包括第一开关管1、第二开关管2、第一电阻3、第二电阻4、第一电容5、第二电容6、锁存器7和信号整形电路8。
[0041]所述第一开关管I用于根据输入的地址信号A的变化控制所述第一电容5充放电，所述第二开关管2用于根据所述地址信号的反信号2的变化控制所述第二电容6充放电。
[0042]所述第一电容5的第一端连接接地端，所述第一电容5的第二端同时连接所述第一电阻3的第一端、所述第一开关管I的漏极和所述信号整形电路8的第一输入端,所述第一电阻3的第二端连接所述锁存器7的第一端；
[0043]所述第二电容6的第一端连接接地端，所述第二电容6的第二端连接所述第二电阻4第一端、所述第二开关管2的漏极和所述信号整形电路8的第二输入端，所述第二电阻4的第二端连接所述锁存器7的第二端，所述信号整形电路8用于对第一电阻3和第一电容5的交点的电平和第二电阻4和第二电容6的交点的电平进行整合整形，信号整形电路8的输出端为所述延时单元电路的输出端ATD。
[0044]本实施例所提供的延时单元电路内电容和锁存器之间增加电阻，使电容与电阻组成RC电路，由于RC电路中的电容充放电时间t=k*R*C，其电容的充放电时间与电源电压无关，即延时单元电路的延迟时间与电源电压无关，只是与延时单元电路中的RC电路的电阻阻值大小和电容值大小有关。
[0045]参考图3a和3b对本发明的另一实施例进行描述，参考图3a所示，为本发明另一实施例提供的一种具体的延时单兀电路电路图。本实施例提供的第一开关管I为第一NMOS管，第二开关管2为第二 NMOS管，其中，所述第一 NMOS管I的源极与所述第一电容5的第一端连接接地端，所述第一 NMOS管I的栅极输入所述地址信号A，所述第一 NMOS管I的漏极连接所述第一电容5的第二端；所述第二 NMOS管2的源极与所述第二电容6的第一端连接接地端，所述第二 NMOS管2的栅极输入所述地址信号的反信号A，所述第二 NMOS管2的漏极连接所述第二电容6的第二端。
[0046]锁存器7包括第一反相器71和第二反相器72，所述第一反相器71的输出端连接所述第二反相器72的输入端作为所述锁存器7的第一端，所述第一反相器71的输入端连接所述第二反相器72的输出端，作为所述锁存器7的第二端。锁存器7的第一端连接第一电阻3的第二端，锁存器7的第二端连接第二电阻4的第二端。
[0047]信号整形电路8包括:第三反相器81、第四反相器82和与门83，所述第三反相器81的输入端同时连接所述第一 NMOS管I的漏极、所述第一电容5的第二端和所述第一电阻3的第一端，所述第三反相器81的输出端连接所述与门83的第一输入端；所述第四反相器82的输入端同时连接所述第二 NMOS管2的漏极、所述第二电容6的第二端和所述第二电阻4的第一端，所述第四反相器82的输入端连接所述与门83的第二输入端，所述与门83的输出端为所述延时单元电路的输出端ATD。
[0048]参考图3b所示波形示意图,对图2a所示的延时单元电路的原理进行描述,其中，A为地址信号，]为地址信号的反信号，E0、5、El、g均与图2a中所标示的E0、巧、EU
瓦点或支路相对应，ATD为延时单元电路的输出信号。假设初始t0时刻A为低电平、2为高电平，11时刻A变为高电平、2为低电平，EO点在第一 NMOS管I的作用下很快被拉到低电平，通过第三反相器81的作用很快变为高电平，El点由于第二电阻4的限流作用，电
平缓慢上升，在El点的电平上升至第四反相器82的反转点之前(即t2时刻之前)，瓦点一直为高电平，因此延时单元电路的输出信号ATD为高电平；iEl点的电平上升至第四反相器82的反转点之后(即t2-t3时刻)，瓦变为低电平，因此延时单元电路的输出信号ATD为低电平；同理，当t3时刻A变为低电平，2变为高电平，在第三反相器81的反转(t4时刻)
前，&与瓦同时为高电平，延时单元电路的输出信号ATD输出为高。
[0049]参考图4a和4b对本发明的又一实施例进行描述，参考图3a所不，为本发明又一实施例提供的一种具体的延时单兀电路电路图，本实施例提供的第一开关管I为第一 PMOS管，第二开关管2为第二 PMOS管，其中，所述第一 PMOS管I的源极连接电源VDD，所述第一PMOS管I的栅极输入所述地址信号A，所述第一 PMOS管I的漏极连接所述第一电容5的第二端；所述第二 PMOS管2的源极连接电源VDD，所述第二 PMOS管2的栅极输入所述地址信
号的反信号]，所述第二 PMOS管2的漏极连接所述第二电容6的第二端。[0050]锁存器7包括第一反相器71和第二反相器72，所述第一反相器71的输出端连接所述第二反相器72的输入端作为所述锁存器7的第一端，所述第一反相器71的输入端连接所述第二反相器72的输出端作为所述锁存器7的第二端。锁存器7的第一端连接第一电阻3的第二端，锁存器7的第二端连接第二电阻4的第二端。
[0051]信号整形电路8包括:与非门84和第五反相器85,所述与非门84的第一输入端同时连接所述第一 PMOS管I的漏极、所述第一电容5的第二端和所述第一电阻3的第一端，所述与非门84的第二输入端同时连接所述第二 PMOS管2的漏极、所述第二电容6的第二端和所述第二电阻4的第一端，所述与非门84的输出端连接所述第五反相器85的输入端，所述第五反相器85的输出端为所述延时单元电路的输出端ATD。
[0052]参考图3b所示波形示意图,对图3a所示的延时单元电路的原理进行描述,其中,A为地址信号，5为地址信号的反信号，F0, Fl均与图3a中所标示的F0、F1交点相对应，D0、Dl (并未在图3b中标出)均与图3a中所标示的D0、D1交点对应，ATD’为与非门输出信号，ATD为延时单元电路的输出信号。假设初始t0时刻A为低电平，2为高电平，DO与H)均为
高电平，Dl与Fl均为低电平；tl时刻A变为高电平，]变为低电平，Fl点在第二 PMOS管2
作用下很快被充电到高电平，H)也为高电平，因此延时单元电路的输出信号ATD为高电平；假设第二 PMOS管2的驱动能力很强，Dl点与Fl点很快变成相同的高电平，由于第五反相器85的反向作用，DO点很快变为低电平；而即点由于第一电阻3的限流作用，电平缓慢下降，当H)点电平下降至与非门84的反转点时(即t2时刻)，延时单元电路的输出信号ATD
为低电平；同理，当t3时刻A变为低电平，3变为高电平，在与非门84反转(即t4时刻)
前，FO与Fl同时为高电平，延时单元电路的输出信号ATD为高电平。
[0053]需要说明的是，对于上述实施例图2a和图3a中所示的信号整形电路是可以互换的，并不局限于上述实施例。同时，锁存器中第一反相器的等效电阻阻值和第二反相器的等效电阻阻值均远远小于第一电阻和第二电阻的阻值，故第一电阻与第一反相器支路的电阻近似于第一电阻，第二电阻与第二反相器支路的电阻近似于第二电阻，因此，本发明提供的包括RC电路的延时单元电路的延迟时间可以由t=k*R*C表示，k为常数，R为电阻值，C为电容值，延迟时间只与电阻的阻值大小和电容的电容值大小影响，不受电源电压的影响。
[0054]本发明的还一实施例提供了一种地址信号变化检测电路，参考图5所示地址信号变化检测电路的结构示意图，包括至少一个上述实施例提供的延时单元电路51,以及或组合逻辑电路52，所述延时单元电路51的输出端连接所述或逻辑组合电路52的输入端。
[0055]本发明所提供的延时单元电路及地址信号变化检测电路，延时单元电路内电容和锁存器之间增加电阻，使电容与电阻组成RC电路，由于RC电路中的电容充放电时间t=k*R*C，其电容的充放电时间与电源电压无关，即延时单元电路的延迟时间与电源电压无关，只是与延时单元电路中的RC电路的电阻阻值大小和电容值大小有关。因此本发明提供的延时单元电路不受电源电压的变化影响，只与电阻的阻值大小和电容的电容值大小有关，使得地址信号变化检测电路产生的脉冲信号稳定。
[0056]对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
【权利要求】
1.一种延时单元电路，其特征在于，包括:第一开关管、第二开关管、第一电阻、第二电阻、第一电容、第二电容、锁存器和信号整形电路； 所述第一开关管用于根据输入的地址信号的变化控制所述第一电容充放电，所述第二开关管用于根据所述地址信号的反信号的变化控制所述第二电容充放电； 所述第一电容的第一端连接接地端，所述第一电容的第二端同时连接所述第一电阻的第一端、所述第一开关管的漏极和所述信号整形电路的第一输入端，所述第一电阻的第二端连接所述锁存器的第一端； 所述第二电容的第一端连接接地端，所述第二电容的第二端同时连接所述第二电阻第一端、所述第二开关管的漏极和所述信号整形电路的第二输入端，所述第二电阻的第二端连接所述锁存器的第二端，所述信号整形电路的输出端为所述延时单元电路的输出端。
2.根据权利要求1所述的延时单元电路，其特征在于，所述第一开关管为第一PMOS管，所述第二开关管为第二 PMOS管； 其中，所述第一 PMOS管的源极连接电源，所述第一 PMOS管的栅极输入所述地址信号，所述第一 PMOS管的漏极连接所述第一电容的第二端； 所述第二 PMOS管的源极连接电源，所述第二 PMOS管的栅极输入所述地址信号的反信号，所述第二 PMOS管的漏极连接所述第二电容的第二端。
3.根据权利要求1所述的延时单元电路，其特征在于，所述第一开关管为第一NMOS管，所述第二开关管为第二 NMOS管； 其中，所述第一 NMOS管的源极连接接地端，所述第一 NMOS管的栅极输入所述地址信号，所述第一 NMOS管的漏极连接所述第一电容的第二端；` 所述第二 NMOS管的源极连接接地端，所述第二 NMOS管的栅极输入所述地址信号的反信号，所述第二 NMOS管的漏极连接所述第二电容的第二端。
4.根据权利要求1所述的延时单元电路，其特征在于，所述锁存器包括第一反相器和第二反相器； 其中，所述第一反相器的输出端连接所述第二反相器的输入端作为所述锁存器的第一端; 所述第一反相器的输入端连接所述第二反相器的输出端作为所述锁存器的第二端。
5.根据权利要求1所述的延时单元电路，其特征在于，所述信号整形电路包括:第三反相器、第四反相器和与门； 其中，所述第三反相器的输入端同时连接所述第一开关管的漏极、所述第一电容的第二端和所述第一电阻的第一端，所述第三反相器的输出端连接所述与门的第一输入端； 所述第四反相器的输入端同时连接所述第二开关管的漏极、所述第二电容的第二端和所述第二电阻的第一端，所述第四反相器的输入端连接所述与门的第二输入端，所述与门的输出端为所述延时单元电路的输出端。
6.根据权利要求1所述的延时单元电路，其特征在于，所述信号整形电路包括:与非门和第五反相器； 其中，所述与非门的第一输入端同时连接所述第一开关管的漏极、所述第一电容的第二端和所述第一电阻的第一端，所述与非门的第二输入端同时连接所述第二开关管的漏极、所述第二电容的第二端和所述第二电阻的第一端，所述与非门的输出端连接所述第五反相器的输入端，所述第五反相器的输出端为所述延时单元电路的输出端。
7.一种地址信号变化检测电路，其特征在于，包括至少一个延时单元电路和或组合逻辑电路； 所述延时单元电路为权利要求1-6所述的延时单元电路，所述延时单元电路的输出端连接所述或组合逻辑电路的输入端。
【文档编号】G11C8/18GK103680592SQ201310652763
【公开日】2014年3月26日 申请日期:2013年12月5日 优先权日:2013年12月5日
【发明者】陈巍巍, 陈岚, 龙爽, 杨诗洋, 陈丽 申请人:中国科学院微电子研究所