用于使用延迟锁相回路的记忆体装置的节能设备及方法
【专利摘要】实施例是指透过同步时脉信号在高频率用于记忆体数据传输时减少耗电量。延迟锁相回路(DLL)电路是用于产生该同步时脉信号。DLL电路只要正在输出该同步时脉信号即消耗电量。描述节能装置及方法，其中，当记忆体数据存取活跃时启动该DLL电路，而当记忆体存取闲置时该DLL电路被关闭。
【专利说明】用于使用延迟锁相回路的记忆体装置的节能设备及方法
【技术领域】
[0001]本发明涉及记忆体系统，特别是指使用于记忆体系统内的延迟回路(delaylocked loop ；DLL)电路。
【背景技术】
[0002]近年来已经大大提升数据传输的需求，且在可预期的未来这样的需求将会持续地增加。为了满足这些日益增长的数据传输需求量，处理器和记忆体装置已经提高其性能，且在可预期的未来也会继续地提升其性能。在提升记忆体装置性能的挑战之一是能够增加在记忆体元件之间(例如，记忆体控制器与记忆体装置之间)的传输速度，同时维持数据传输的完整性。
[0003]在记忆体元件之间的高速数据传输需要能够同步(synchronizat1n)以维持传输的完整性，此同步可由时脉信号所提供，该时脉信号能够提供用于数据传输的定时参考信号(timing reference signal)。
[0004]除了提高数据速度的需求外，系统设计人员还寻求实现此功能的提升同时占据较少的体积以及使用较少的电能。
【发明内容】
[0005]DLL电路可提供定时参考信号，以同步化和促进数据传输进入和离开记忆体。在实施例中，希望DLL电路使用减少的耗电量，同时维持该定时参考信号的可靠性，以确保至和来自记忆体装置的数据传输的完整性，以回应以上增加的功能需求。因此，所需要的是设备和方法，通过该设备和方法，可完成高效能DLL电路，同时减少耗电量。
[0006]在本发明的实施例中，描述用于记忆体控制器和相关记忆体装置的节能装置和方法，该记忆体装置使用DLL电路，以用于数据传输同步性。为了减少耗电量，该DLL电路于支援该记忆体数据传输所需的时间期间被开启，但在其它时间则被关闭。通过趁机利用记忆体控制器活动的典型工作周期，可显著地减少耗电量，而不致于减损支援高速数据传输所需的同步性。
[0007]本发明的其它实施例、特征和好处、以及本发明的各种实施例的结构和操作，均可参考附随的图式，而在下文中详细地描述。
【专利附图】
【附图说明】
[0008]图1是显示根据本发明的实施例的记忆体系统。
[0009]图2是显示现有记忆体系统的数据读取定时分析图。
[0010]图3是显示根据本发明的实施例的记忆体系统的数据读取定时分析图。
[0011]图4是提供根据本发明的实施例的DLL电路用于降低耗电量的方法的流程图。
【具体实施方式】
[0012]图1是显示本发明的示意实施例，图1揭示计算装置100、典型的CPU 110、记忆体控制器120以及记忆体装置140。CPU 110发送一或多个命令透过内部系统总线130至记忆体控制器120。对于每个接收到的命令，记忆体控制器120解码该命令，并发送相应的记忆体命令透过记忆体命令总线160而至记忆体装置140。记忆体装置140解码该记忆体命令。若其为读取命令，则记忆体装置140透过记忆体数据总线150发送数据回记忆体控制器120。记忆体控制器120缓冲该数据并将其透过内部系统总线130发送回CPU 110。同样地，若接收到的记忆体命令为写入命令，则数据通过记忆体控制器120透过记忆体数据总线150而发送至记忆体装置140。计算装置100可为任何系统、产品、紧凑型装置、设备、或包含数据处理及记忆体存取的部件，涉及CPU 110及记忆体装置140，包括(但未限定)电脑、行动电话、消费用品、汽车等。
[0013]为了从记忆体高速存取数据，记忆体控制器120包括延迟锁相回路(delay lockedloop ;DLL) 180，用于同步产生一或多个锁相时脉信号(phase-locked clock signals)。DLL 180接收输入信号、重置输入信号(reset input signal) 182以及参考时脉输入信号(reference clock input signal) 184。当重置输入信号182被采用时(例如，该重置信号升高)，DLL 180被停用且处于休眠模式。当重置输入信号182被移除时(例如，该重置信号降低)，DLL 180变得活跃且开始锁相处理。该锁相处理锁住一或多个输出时脉信号至该参考时脉输入信号184。因此，举例来说，当DLL 180处于其锁相状态时，时脉输出信号(ClkO) 186是锁相至该参考时脉输入信号184。若DLL 180支援二个或多个时脉输出信号，则所有的时脉输出信号186、188都被锁相至该参考时脉输入信号184。
[0014]在该重置信号移除后，DLL 180需要有限时间以随着该重置输入信号182的移除而达到其锁相状态。此有限时间被称为DLL锁相时间。在DLL到达其锁相状态后，所有从DLL 180的时脉输出186、188变得有效。该输出时脉信号186、188的有效性可被锁相信号输出190所表不。
[0015]在图2中，是显示用于现有读取操作的高阶时序图(high level timingdiagram) 200，该CPU 110通过在内部系统总线130发送的读取命令220起始读取操作，记忆体控制器120需要有限时间以解码该指令。此有限时间由图2的控制器延迟(controllerlatency) 230所显示。在解码后，记忆体控制器120在记忆体命令总线160发送读取命令240至记忆体装置140。参考时脉输入信号210提供至DLL 180，以支援该记忆体数据存取处理。在记忆体装置140的初始存取延迟时间(initial access latency time) 260后，记忆体装置140开始回送该数据。如图2所示，记忆体数据总线150只在很短时间活跃地传输数据270。然而，输出时脉信号250于所有时间维持连续地活跃。因此，DLL 180也于所有时间维持活跃。此造成大量的DLL耗电量，即便在相当一部分时间中从DLL 180的该输出时脉信号未使用。
[0016]图3是显示本发明的实施例，其中耗电量可被减少。图3中，DLL180接收作为输入的DLL重置信号360及时脉参考输入信号310。如图3所示，DLL 180最初即处于重置或非活动模式(reset or inactive mode) 390，所以时脉输出信号Clk90350未被驱动。当读取命令320出现于内部系统总线130时，记忆体控制器120移除该重置信号(例如，该重置信号降低)，以令该DLL180的该锁相处理392开始。照样地，记忆体控制器120解码读取信号320，并且于控制延迟期间(control latency per1d) 330后，透过记忆体命令总线160发送读取命令340至记忆体装置140。记忆体装置140解码该读取命令。在初始数据存取延迟(initial data access latency) 370后，记忆体装置140透过记忆体数据总线150发送数据380回记忆体控制器120。此数据传输处理期间，DLL处于其锁相状态394，且其时脉输出信号350被适当地锁相，以测得参考输入信号310。随着数据传输处理的完成，DLL凭借着重置信号360的输入(例如，该重置信号升高)而恢复回其非活动状态396。照样地，记忆体控制器120缓冲该数据，且将其透过内部系统总线130传送回CPU 110。
[0017]于其锁相状态中，DLL 180使用参考时脉输入信号310作为参考，且产生被锁相至参考时脉输入信号310的Clk0186 (图3中未示)及Clk90188 (ClkO相移90度)。于实施例中，在数据传输处理期间，ClkO及CLk 90被用于同步。于另一实施例中，在数据传输处理期间，单一参考时脉输出信号(single reference clock output signal)Clk90188可被用于同步。于其他的实施例中，该些DLL时脉输出信号的数量并未被限定于I或2个时脉参考输出信号。举例来说，于本发明的其他示意实施例中，DLL 180可产生超过2个时脉信号。举例来说，DLL 180可产生其他数量的同步时脉信号，包括4、8、16个同步时脉信号。在这些多时脉信号的实施例中，各时脉信号是从其他时脉信号的相位偏移。
[0018]前述说明是假设为读取命令。然而，本发明的该些实施例未限定于读取命令，而涵盖任何记忆体存取命令。举例来说，且未予以限定，若该接收的记忆体命令为写入命令，类似处理取而代之，但是于DLL180的锁相状态394期间，数据开始于CPU 110且写入至记忆体装置140。
[0019]在此规划中，当有效数据380于记忆体数据总线150时，DLL 180恰好在之前就被锁相。因此，记忆体控制器120需要足够早去开始DLL180的锁相处理，借此当数据需要被获取时，所有来自DLL 180的输出时脉被锁相且运行。前述方式的一个原则是，DLL锁相时间(DLL locking time) 392必须小于控制延迟时间330及初始数据存取延迟时间370的总和，借此DLL被锁相于恰当时间以同步资量传输。特别是，于实施例中，必须满足以下公式:
[0020]DLL锁相时间390 <控制延迟330+初始存取延迟320方程式(I)
[0021]由于控制延迟时间330、初始数据存取延迟时间370及DLL锁相时间392都是事先已知的，因此，前述方式的有效性可为了 DLL 180、记忆体控制器120及记忆体装置140的任意特定选择而很容易地被建立。
[0022]如前所述及图3所示，DLL 180的锁相可在记忆体控制器120收到记忆体存取命令(例如读取命令320)后立即开始。本发明的进一步实施例中，DLL 180的锁相可被延迟(delayed)以进一步减少耗电量。举例来说，可利用延迟DLL 180的锁相直到最后可能时间(latest possible time)而让该控制延迟时间330及初始数据存取延迟时间370的总和超过DLL锁相时间392。通过延迟DLL 180的锁相392的起始(commencement)，减少额外的耗电量。
[0023]为了有效地延迟DLL 180的起始锁相(commence locking)，可以采用多种方案。于示意实施例中，记忆体控制器120中的计数器195可被用来在接收记忆体存取命令(例如，读取命令320)及DLL 180的锁相的起始之间，计算时间延迟(time delay)的量(例如，时脉周期)。透过使用计数器195累计至预计延迟(desired delay)、或使用计数器195从已知的延迟倒数至零，计数器195输出用于形成重置信号182的信号至DLL 180。
[0024]于本发明的又一实施例中，计数器195可以为动态计数器(dynamic counter)，其可以在控制器延迟时间330内即时改变以及初始数据存取延迟时间370的范围内作回应，使这些时间可动态地测量且可传达给计数器195。
[0025]于示意实施例中，该DLL 180的锁相时间可被安排从6个周期至40个周期或更多。在这样一个实施例中，控制器延迟时间可为典型地4至10个周期且初始存取延迟时间可被从24纳秒(ns) (333MHz时脉为8个周期)用于快速DRAM型装置至120纳秒(133MHz时脉为17个周期)用于非挥发性记忆体NOR型的装置。此参数值提供设计人员丰富的可能性以满足前述的方程式(I)且纳入更改。
[0026]图4提供基于本发明的实施例，于高速记忆体存取装置中提供减少耗电量(及相关优点，例如减少产生热量、增加工作寿命等)的示意方法400的流程图。
[0027]该处理开始于步骤410。于步骤410中，记忆体存取命令是由记忆体控制器所接收。于实施例中，记忆体控制器120可经由内部系统总线130从CPU 110接收记忆体存取命令(例如，读取命令320、写入命令等)。
[0028]于步骤420中，回应于此接收，DLL 180是于开启时间被启动。于实施例中，通过重置信号360的移除(例如，重置信号降低)而完成启动DLL 180，并且该锁相处理开始，随后的数据传输发生于DLL 180处于锁相状态时。DLL的该开启时间是确定的，以致于该DLL被锁相于或早于所需要的记忆体数据传输。于实施例中，DLL 180的该开启时间是基于DLL锁相时间392、控制器延迟时间330及初始数据存取延迟时间370而得以确定。在记忆体控制器120接收到记忆体存取命令时，DLL 180可以立即被开启。或者，该DLL 180的开启可以基于控制器延迟时间330及初始数据存取延迟时间370的总和对于该DLL锁相时间382的超过。于示意实施例中，计数器195可以用来实现让该延迟早于DLL 180被开启。
[0029]于步骤430中，数据传输完成且DLL 180关闭。于实施例中，记忆体控制器102辨识数据传输的完成及使用重置信号360 (例如，重置信号360升高)至DLL 180。
[0030]于步骤440，方法400结束。
[0031]如前所示，前述所载是范例架构的示意性说明而得以由上述方式所配置。举例来说，其他于低工作周期情境下需要同步时脉信号的系统、方法或应用也可使用上述方式。
[0032]可以理解的，该详述说明部分，是拟用于解释权利要求，而非该
【发明内容】
和摘要部分。该
【发明内容】
和摘要部分或可阐明一或更多但并非本发明中发明人所深思熟虑的全部示意实施例，且因此，并未有意图以任何方式限制本发明及其附加的权利要求书。
[0033]如前所述的本发明借助于功能建构模块说明其指定功能及关系的实施。为了叙述上的便利，这些功能建构模块的界限已在本文中所专门定义。若其所指定的功能及关系被适当地呈现，则可定义替代性的界限。
[0034]前面描述的特定实施例将完全揭示本发明的概括性质以至于超过其他所能，凭借运用该领域所属技术中的知识，无须过多实验，未能脱离本发明一般概念的情况下，为了各种用途而随意地修改及/或改制此具体实施例。因此，基于本文所提供的教示和引导，这些适应及修改的本意包含在所揭露实施例的均等范围及意义内。应该理解的是，本文的用词和术语是为了说明的目的而非限制，故本说明书的用词和术语是用于被本领域技术人员所引为教示和导引的解释。
[0035]本发明的广度及范畴不应被前述的任何示意实施例所限制，但应仅能被依据附加的权利要求书及其均等所定义。
[0036]于本申请中的权利要求书不同于其母申请案或其他相关申请案。 申请人:在此撤回母申请案或任何关联于本申请案的先前申请案中所做的权利要求范围的放弃部分。此处建议审查员过去所回避的任何此类先前所放弃部分及所引用的引证，应需要重新审视。再者，也提醒审查员本申请案中所做的任何放弃部分同样不应被读入或不利于母申请案。
【权利要求】
1.一种记忆体设备，其包括: 延迟锁相回路(delay locked loop ;DLL)，具有DLL锁相时间； 记忆体装置，具有初始数据存取延迟时间；以及 记忆体控制器，具有控制器延迟时间，该记忆体控制器被配置以接收记忆体存取命令，且基于该记忆体存取命令、该控制器延迟时间、该初始数据存取延迟时间及该DLL锁相时间的接收，而提供DLL开启命令至该DLL。
2.根据权利要求1所述的记忆体设备，其中，当有效数据位于数据总线时，该DLL处于锁相状态，该数据总线是配置以提供该记忆体装置及该记忆体控制器之间的耦合。
3.根据权利要求1所述的记忆体设备，其中，该DLL输出时脉信号(clkO)以及时脉90信号(clk90)，该时脉90信号的相位提前90度于该时脉信号(clkO)。
4.根据权利要求1所述的记忆体设备，其中，该DLL经由重置信号埠接收该DLL开启命令。
5.根据权利要求1所述的记忆体设备，其中，该DLL输出多个同步时脉信号，其中，各时脉信号从其他时脉信号相位偏移，该多个同步时脉信号为4个、8个或16个同步时脉信号。
6.根据权利要求1所述的记忆体设备，其中，该控制器延迟时间及该初始数据存取延迟时间的总和超过该DLL锁相时间。
7.根据权利要求1所述的记忆体设备，其中，该DLL随着该记忆体存取命令的完成而恢复至电源关闭状态。
8.根据权利要求1所述的记忆体设备，还包括计数器，耦合于该DLL，该计数器被配置以延迟该DLL开启命令的接收达一延迟，该延迟不超过该控制器延迟时间及该初始数据存取延迟时间的总和对于该DLL锁相时间的超过。
9.根据权利要求1所述的记忆体设备，其中，该记忆体存取命令包括记忆读取命令以及记忆体写入命令。
10.根据权利要求1所述的记忆体设备，还包括CPU，经由内部系统总线耦合于该记忆体控制器。
11.一种方法，其包括: 在记忆体设备接收记忆体存取命令，该记忆体设备包括具有初始数据存取延迟时间的记忆体装置、具有DLL锁相时间的延迟锁相回路、以及具有控制器延迟时间的记忆体控制器; 基于该记忆体存取命令、该控制器延迟时间、该初始数据存取延迟时间以及该DLL锁相时间的接收而产生DLL开启命令；以及锁相该DLL以回应接收该DLL开启命令。
12.根据权利要求11所述的方法，其中，当有效数据于数据总线时，该锁相该DLL已经完成且导致锁相状态，该数据总线被配置以提供该记忆体装置与该记忆体控制器之间的耦入口 ο
13.根据权利要求11所述的方法，还包括输出时脉信号(clkO)及时脉90信号(clk90)，该时脉90信号的相位提前90度于该时脉信号(clkO)。
14.根据权利要求11所述的方法，其中，该锁相该DLL以回应接收该DLL开启命令包括经由重置信号埠接收该DLL开启命令。
15.根据权利要求11所述的方法，还包括输出多个同步时脉信号，其中，各时脉信号从其他时脉信号相位偏移，该多个同步时脉信号为4个、8个或16个同步时脉信号。
16.根据权利要求11所述的方法，还包括在该锁相该DLL完成后存取该记忆体装置。
17.根据权利要求11所述的方法，还包括:随着该记忆体存取命令的完成而恢复该DLL至电源关闭状态。
18.根据权利要求11所述的方法，还包括:基于该控制器延迟时间及该初始数据存取延迟时间的总和对于该DLL锁相时间的超过而延迟锁相该DLL。
19.根据权利要求18所述的方法，其中，该延迟包括使用计数器。
20.根据权利要求11所述的方法，还包括:解码该记忆体存取命令。
21.一种系统，包括记忆体设备，该记忆体设备包括: 延迟锁相回路，具有DLL锁相时间； 记忆体装置，具有初始数据存取延迟时间；以及 记忆体控制器，具有控制器延迟时间，该记忆体控制器被配置以接收记忆体存取命令，且基于该记忆体存取命令、该控制器延迟时间、该初始数据存取延迟时间以及该DLL锁相时间的接收，而提供DLL开启命令至该DLL。
【文档编号】G11C8/00GK104508748SQ201380040574
【公开日】2015年4月8日 申请日期:2013年7月31日 优先权日:2012年8月3日
【发明者】Q·哈桑, C·兹特劳, S·罗斯内, S·迪布瓦 申请人:斯班逊有限公司