存储器控制器、存储器模块以及存储器系统的制作方法
【专利摘要】一种存储器模块，包含：第一引脚，接收第一信号；第二引脚，接收第二信号；第一传导路径，具有耦接至第一引脚的第一端；至少一存储器芯片，耦接至第一传导路径，接收第一信号；预定电阻，具有耦接至第一传导路径的第二端的第一终端；以及第二传导路径，具有耦接至第二引脚的第一端，将第二信号导通至预定电阻的第二终端；其中第一信号以及第二信号同步且作为差分信号，使能由至少一存储器芯片中所选出的存储器芯片的存取。本发明可确保存储器控制系统中的芯片选择信号的正确性，提升芯片选择信号的操作速度，降低材料列表成本。
【专利说明】存储器控制器、存储器模块以及存储器系统
【【技术领域】】
[0001]本发明关于存储器系统，尤指一种存储器控制器、存储器模块以及存储器系统。【【背景技术】】
[0002]在存储器控制系统中，采用单端信号的第三代双倍数据率同步动态随机存取存储器(Double-Data-Rate Three Synchronous Dynamic Random Access Memory,DDR3SDRAM)接口对于外部环境相当敏感，例如，芯片封装的类型以及系统板的设计。为了确保系统性能，存储器控制器的知识产权(Intellectual Property)的提供者通常会定义封装和印刷电路板(Printed Circuit Board, PCB)设计规范，以降低产品风险。这些设计规范会增加封装尺寸和DDR3的PCB面积，以增加整体系统的成本。更具体地说，针对先前的DDR3SDRAM存储器接口的芯片选择CSN信号，通常会使用稳压器，即所谓的Vtt稳压器，以在CNS信号的传导路径的终端提供预定电压电平，以降低CNS信号的反射，藉以确保DDR3应用中信号的完整性。然而，Vtt稳压器增加了存储器控制器的材料列表(Bill of Material, BOM)成本。因此，存储器控制系统领域需要一种新颖的存储器系统以降低BOM成本。
【
【发明内容】
】
[0003]本发明所提出的实施例的其中一个目的在于提供一种低成本的高速存储器控制器、存储器模块以及存储器系统。
[0004]依据本发明的第一示范性实施例，提出一种存储器控制器，包含芯片选择发射器，设置为产生第一信号，用于从多个存储器装置选择一个存储器装置，并产生第一信号的反相的第二信号；第一引脚，设置为输出第一信号；以及第二引脚，设置为输出第二信号；其中第一信号以及第二信号配置为差分信号。
[0005]依据本发明的第二示范性实施例，提出一种存储器模块，包含有第一引脚，设置为接收第一信号；第二引脚，设置为接收第二信号；第一传导路径，第一传导路径的第一端耦接至第一引脚；至少一存储器芯片，耦接至第一传导路径，用来接收第一信号；预定电阻，预定电阻的第一终端耦接至第一传导路径的第二端；以及第二传导路径，第二传导路径的第一端耦接至第二引脚，用来将第二信号传导至预定电阻的第二终端；其中第一信号以及第二信号是同步且配置为差分信号，用来使能由至少一存储器芯片中所选出的存储器芯片的存取。
[0006]依据本发明的第三示范性实施例，提出一种存储器系统，包含有存储器控制器；以及存储器模块，包含有至少一存储器芯片；其中存储器控制器会产生第一信号以及第二信号的差分信号至存储器模块，以及第一信号同步于第二信号，用以使能存储器控制器对由至少一存储器芯片中所选出的一存储器芯片，以由存储器控制器存取。
[0007]本发明可确保存储器控制系统中的芯片选择信号的正确性，进而提升芯片选择信号的操作速度。进一步而言，由于可省略传统设计时所需的Vtt稳压器，本发明可降低存储器控制器的材料列表成本。【【专利附图】
【附图说明】】
[0008]图1为图示根据本发明实施例的存储器系统的示意图。
[0009]图2为图示根据本发明实施例的差分时钟信号、地址信号总线、指令信号总线、芯片选择信号CS、反相芯片选择信号CSN的波形时序图。
[0010]图3为图示根据本发明的实施例的第二预定电阻、传导路径的部分以及传导路径的部分的示意图。
[0011]图4为图示根据本发明实施例的存储器系统的存储器控制方法的流程图。
【【具体实施方式】】
[0012]遍及整篇说明书及后续的申请专利范围当中使用了某些术语来指称特定的组件。所属领域中具有通常知识者应可理解，制造商可能会用不同的名词来称呼同样的组件。此文文件不打算区别名称不同但功能相同的组件。在通篇说明书及后续的请求项当中所提及的包含为开放式的用语，故应解释成包含但不限定于。另外，耦接一词在此包含任何直接及间接的电气连接。因此，若文中描述第一装置耦接于第二装置，则代表第一装置可直接电气连接于第二装置，或透过其他装置或连接手段间接地电气连接至第二装置。
[0013]文中所用术语“基本”是指在可接受的误差范围内，所属领域的技术人员能够在一定误差范围内解决所述技术问题，能够达到所述技术效果。举例而言，“基本同时到达”是指在不影响结果正确性时，技术人员能够接受的与“完全同时达到”有一定误差的到达方式。
[0014]请参考图1，图1为图示根据本发明实施例的存储器系统100的示意图。存储器系统100可以为DDR3存储器系统，其中设置有DDR3存储器控制器102以及DDR3存储器模块101，包含至少一个DDR3存储器。然而，此并非本发明的限制。DDR3存储器可以是DDR3SDRAM。图1中描绘了两个DDR3存储器10a以及10b用于说明性的目的，但此并非本发明的限制。多个传导路径104、106、108、110以及112配置为用于通信，以允许DDR3存储器模块101的DDR3存储器10aUOOb通过接口 103由DDR3存储器控制器102来控制。第一预定电阻114设置为连接传导路径104和传导路径106，以及第二预定电阻116设置为连接传导路径110和传导路径112。
[0015]DDR3存储器控制器102设置为产生多个控制信号，用于控制两个DDR3存储器10a和100b。多个控制信号可以是差分时钟信号CK/CKN、地址信号总线ADDR、指令信号总线CMD、第一信号(即，芯片选择信号CS)及对应于芯片选择信号CS的第二信号(即，反相芯片选择信号CSN)。芯片选择信号CS以及反相芯片选择信号CSN配置为差分信号。因此，反相芯片选择信号CSN是芯片选择信号CS的互补信号。举例来说，反相芯片选择信号CSN的电压电平是芯片选择信号CS的反相电压电平。
[0016]差分时钟信号CK/CKN经由传导路径104和106提供至DDR3存储器10a以及10b作为频率源。其中传导路径104设置为传导时钟信号CK，传导路径106设置为传导时钟信号CK的互补时钟信号(即CKN)。地址信号总线ADDR以及指令信号总线CMD经由传导路径108发送至DDR3存储器10a以及100b。低电平有效芯片选择信号CSN经由传导路径110串联至DDR3存储器10a以及100b，结束于第一预定电阻116 ;高电平有效芯片选择信号CSN旁路DDR3存储器10a及100b，经由传导路径112结束于第二预定电阻116。请注意，DDR3不限于以上连接方式。在其他实施例中，DDR3可以连接到高电平有效芯片选择信号CS以及旁路低电平有效芯片选择信号CSN。
[0017]应注意，传导路径108仅为简化表示，传导路径108可包含多个传导路径，分别用来传导地址信号总线ADDR以及指令信号总线CMD。
[0018]除此之外，DDR3存储器控制器102包含有时钟合成器1021、时钟信号发射器1022、地址及指令发射器1023、芯片选择发射器1024、时钟信号缓冲器1024和1025、地址及指令缓冲器1026以及芯片选择缓冲器1027。时钟合成器1021设置为产生参考频率Sref。时钟信号发射器1022设置为依据参考频率Sref来产生时钟信号CK以及互补时钟信号CKN。地址及指令发射器1023设置为产生地址信号总线ADDR以及指令信号总线CMD。芯片选择发射器1024设置为依据参考频率Sref来产生芯片选择信号CS以及反相芯片选择信号CSN。
[0019]时钟信号缓冲器1025设置为缓冲时钟信号CK以及互补时钟信号CKN，时钟信号缓冲器1025具有第一引脚NI以及第二引脚N2，用以分别输出时钟信号CK以及互补时钟信号CKN。地址及指令缓冲器1026设置为缓冲地址信号总线ADDR以及指令信号总线CMDJi址及指令缓冲器1026具有第三引脚N3来输出地址信号总线ADDR以及指令信号总线CMD。芯片选择缓冲器1027设置为缓冲芯片选择信号CS以及反相芯片选择信号CSN，且芯片选择缓冲器1027具有第四引脚N4以及第五引脚N5，来分别输出芯片选择信号CS以及反相芯片选择信号CSN。相似地，第三引脚N3为简化的表示。第三引脚N3可包含有多个引脚，用来分别输出地址信号总线ADDR以及指令信号总线CMD。另外，时钟信号缓冲器1025、地址及指令缓冲器1026、芯片选择缓冲器1027以及引脚NI?N5可视为DDR3存储器控制器102的接口 103。换句话说，DDR3存储器控制器102可以是单芯片，且多个传导路径104、106、108,110以及112、第一预定电阻114以及第二预定电阻116从外部连接至单芯片。
[0020]在进一步的细节中，传导路径104具有第一端耦接至引脚NI，以及第二端耦接至第一预定电阻114的第一终端N6。传导路径106具有第一端耦接至引脚N2，以及第二端耦接至第一预定电阻114的第二终端N7。另外，DDR3存储器10a以及10b亦被连接到传导路径104、106，以接收差分时钟信号CK/CKN。传导路径108耦接至引脚N3以将地址信号总线ADDR以及指令信号总线CMD传导至DDR3存储器100a、100b。传导路径110具有第一端耦接至引脚N4，以及第二端耦接至第二预定电阻116的第一终端NS。传导路径112具有第一端耦接至引脚N5，以及第二端耦接至第二预定电阻116的第二终端N9。依据本实施例，DDR3存储器10a以及10b皆连接至传导路径112以接收芯片选择信号CSN。然而，DDR3存储器10a以及10b均未连接至传导路径110。因此，传导路径110旁路DDR3存储器10a以及100b。传导路径110仅设置为将芯片选择信号CS传导至第二预定电阻116的第一终端N8。
[0021]请参考图2，图2为图示根据本发明实施例的差分时钟信号CK/CKN、地址信号总线ADDR、指令信号总线CMD、芯片选择信号CS、反相芯片选择信号CSN的波形时序图。依据本实施例，当断言(assert)时，指定芯片选择信号CS和反相芯片选择信号CSN保持等于差分时钟信号CK/CKN的一个周期长度的长度；而指定地址信号总线ADDR和指令信号总线CMD保持等于差分时钟信号CK/CKN的两个周期长度的长度。换句话说，DDR3存储器(DDR3存储器10a或是100b)具有与差分时钟信号CK/CKN的一个周期长度相等的时间区间，以接收芯片选择信号CSN，而选择的DDR3存储器(DDR3存储器10a或是100b)具有与差分时钟信号CK/CKN的两个周期长度相等的时间区间，以接收地址信号总线ADDR和指令信号总线CMD。应注意，对于现有的DDR3存储器控制器102的相对应的DDR3存储器，也设计为具有等于差分时钟信号CK/CKN的一个周期长的时间区间，以接收芯片选择信号CSN。然而，没有芯片选择信号CSN的反馈设计，因而现有系统可能会遭遇反射问题的风险。
[0022]具体而言，依据本实施例，例如，当DDR3存储器控制器102欲选择第一 DDR3存储器10a时，芯片选择发射器1024基本同时产生芯片选择信号CS以及反相芯片选择信号CSN0芯片选择信号CS的电压电平在特定时间区间Tsl为高电压电平，芯片选择信号CSN的电压电平在特定时间区间Tsl为低电压电平，其中特定时间区间Tsl基本等于图2所示的差分时钟信号CK/CKN的一个周期。换句话说，当DDR3存储器10a检测到芯片选择信号CSN的低电压电平时，则启动第一 DDR3存储器10a以接收进入的地址信号总线ADDR以及指令信号总线CMD ;反之，第一 DDR3存储器10a仅会忽略地址信号总线ADDR以及指令信号总线CMD。
[0023]另外一方面，当DDR3存储器控制器102欲选择第二 DDR3存储器10b时，芯片选择发射器1024产生芯片选择信号CS以及反相芯片选择信号CSN。芯片选择信号CS的电压电平在特定时间区间Ts2为低电压电平，芯片选择信号CSN的电压电平在特定时间区间Ts2为高电压电平。当第二 DDR3存储器10a检测到芯片选择信号CSN的高电压电平时，启动第二 DDR3存储器10b以接收进来的地址信号总线ADDR以及指令信号总线CMD ;反之，第二 DDR3存储器10b仅会忽略地址信号总线ADDR以及指令信号总线CMD。
[0024]因此，一个DDR3存储器由芯片选择信号CSN的高电压电平启动，另一个DDR3存储器系由芯片选择信号CSN的低电压电平启动。此外，在特定时间区间Tsl (或Ts2)内的芯片选择信号CSN的电压电平会设计为不同于特定时间区间Tsl (或Ts2)内的芯片选择信号CS的电压电平。
[0025]依据本实施例，传导路径110的长度设计为与传导路径112的长度相同。因此，芯片选择信号CS以及芯片选择信号CSN会分别同时到达第二预定电阻116的第一终端NS和第二终端N9。换句话说，第二预定电阻116设置为基本同时接收到芯片选择信号CS和相芯片选择信号CSN。在本实施例中，第二预定电阻116的阻抗设计为传导路径阻抗值的两倍。例如，若是传导路径110 (或是112)的阻抗为50欧姆，则第二预定电阻116的阻抗值会设计为100欧姆。因此，当芯片选择信号CS的高电压电平以及芯片选择信号CSN的低电压电平同时分别到达第二预定电阻116的第一终端NS和第二终端N9时，第二预定电阻116会吸收芯片选择信号CSN而不会在传导路径112上产生芯片选择信号CSN的反射信号。因此，对应于芯片选择信号CSN的反射信号功率基本由第二预定电阻116来降低。
[0026]请参考图3，图3为图示根据本发明的实施例的第二预定电阻116、传导路径110的部分以及传导路径112的部分的示意图。第二预定电阻116可视为串联的两电阻1162、1164，其中每一电阻为50欧姆。当芯片选择信号CS的高电压电平和反相芯片选择信号CSN的低电压电平分别到达第二预定电阻116的第一终端NS和第二终端N9时，产生第一电流Il从第一终端N8流至公共终端NlO ；以及产生第二电流12从公共终端NlO流至第二终端N9。由于电阻1162和1164皆为50欧姆，因此第一电流Il等于第二电流12，芯片选择信号CS和反相芯片选择信号CSN配置为差分信号。
[0027]另外，公共终端NlO的电压电平为芯片选择信号CS的高电压电平以及反相芯片选择信号CSN的低电压电平的共模电压。在此实施例中，共模电压为0V。因此，从传导路径110之第二端(即NS)看进去所得到的阻抗(即50欧姆)，和从第二预定电阻116之第一终端NS看进去所得到的阻抗(即50欧姆)基本相同；以及从传导路径112之第二端(即N9)看进去所得到的阻抗(即50欧姆)，和从第二预定电阻116之第二终端N9看进去所得到的阻抗(即50欧姆)基本相同。换句话说，阻抗在传导路径110和预定电阻116之间的连接点(即NS)可匹配。因此，第一终端NS不会造成反射信号。
[0028]依据上述关于本实施例的说明，传导路径110、第二预定电阻116以及传导路径112配置为封闭回路，用于芯片选择信号CSN，其中芯片选择信号CSN从引脚N5输出，然后经过传导路径112、第二预定电阻116以及传导路径110，并结束在引脚N4。由于反射不会由芯片选择信号CSN在第二终端N9产生，在特定时间区间Tsl (或是Ts2)，芯片选择信号CSN的波形得以不受干扰。因此，一个差分时钟信号CK/CKN的周期便足够充裕的让DDR3存储器10aUOOb接收芯片选择信号CSN。换言之，通过使用上述方法，可以确保芯片选择信号CSN的完整度，进而提升芯片选择信号CSN的速度。
[0029]总而言之，上述存储器系统100的方法可以被归纳为图4所示的步骤。图4为图示根据本发明实施例的存储器系统100的存储器控制方法400的流程图。假设可达到基本相同的结果，并不一定需要按照图4所示之流程中的步骤顺序来进行，且图4所示之步骤不一定要连续进行，亦即其他步骤亦可插入其中。存储器控制方法400包含:
[0030]步骤402:产生芯片选择信号CS和对应于芯片选择信号CS的芯片选择信号CSN用于从DDR3存储器10a以及10b中选择一个存储器装置；
[0031]步骤404:设置芯片选择信号CS以及反相芯片选择信号CSN为一对差分信号；
[0032]步骤406:将第一传导路径110的第一端耦接至第一引脚N4 ；
[0033]步骤408:将第二传导路径112的第一端耦接至第二引脚N5 ；
[0034]步骤410:将预定电阻116的第一终端NS耦接至第一传导路径110之第二端，以及将预定电阻116的第二终端N9耦接至第二传导路径112的第二端；
[0035]步骤412:利用第一引脚N4输出芯片选择信号CS以到达预定电阻116 ;以及
[0036]步骤414:利用第二引脚N5输出反相芯片选择信号CSN以到达预定电阻116。
[0037]简而言之，上述实施例采用预定电阻来在相对应传导路径的终端接收芯片选择信号以及互补的反相芯片选择信号以降低芯片选择信号的信号反射。因而确保芯片选择信号的正确性，进而提升芯片选择信号的操作速度。进一步而言，由于可省略现有设计时所需的Vtt稳压器，本发明降低了存储器控制器的材料列表成本。
[0038]请注意，上文描述中引脚N1-N5前的限定“第一”、“第二”等仅作说明只用，并非是对引脚N1-N5的限定，例如，引脚NI也可称为第三引脚NI，引脚N4也可称为一引脚N4，弓丨脚N5也可称为第二引脚N5。
[0039]以上所述仅为本发明之较佳实施例，凡依本发明权利要求所做之均等变化与修饰，皆应属本发明之涵盖范围。
【权利要求】
1.一种存储器控制器，其特征在于，包含: 芯片选择发射器，设置为产生第一信号，用于从多个存储器装置选择一个存储器装置，并产生是所述第一信号的反相的第二信号； 第一引脚，设置为输出该第一信号；以及 第二引脚，设置为输出该第二信号； 其中该第一信号以及该第二信号配置为差分信号。
2.如权利要求1所述的存储器控制器，其特征在于，该芯片选择发射器同步地产生该第一信号以及该第二信号。
3.如权利要求1所述的存储器控制器，其特征在于，当通知要求由该第一信号以及该第二信号执行时，该第一信号在特定时间区间断言为第一电压电平，以及该第二信号在该特定时间区间断言为不同于该第一电压电平的第二电压电平。
4.如权利要求3所述的存储器控制器，其特征在于，该存储器控制器还提供频率输出，以及该特定时间区间等于该频率输出的周期。
5.如权利要求1所述的存储器控制器，其特征在于，该存储器控制器为第三代双倍数据率存储器控制器，用来控制第三代双倍数据率存储器模块。
6.—种存储器模块,其特征在于,包含有: 第一引脚，设置为接收第一信号； 第二引脚，设置为接收第二信号； 第一传导路径，该第一传导路径的第一端耦接至该第一引脚； 至少一个存储器芯片，耦接至该第一传导路径，用来接收该第一信号； 预定电阻，该预定电阻的第一终端耦接至该第一传导路径的第二端；以及第二传导路径，该第二传导路径的第一端耦接至该第二引脚，用来将该第二信号传导至该预定电阻的第二终端； 其中该第一信号以及该第二信号是同步且配置为差分信号，用来使能由该至少一个存储器芯片中所选出的存储器芯片的存取。
7.如权利要求6所述的存储器模块，其特征在于，该第一信号以及该第二信号分别经由该第一传导路径以及该第二传导路径基本同时到达该预定电阻。
8.如权利要求6所述的存储器模块，其特征在于，从该第一传导路径之该第二端看进去所得到的第一阻抗，和从该预定电阻之该第一终端看进去所得到的第二阻抗基本相同。
9.如权利要求6所述的存储器模块，其特征在于，当一对信号经由该第一信号以及该第二信号发送至该至少一个存储器芯片，用于使能该至少一个存储器芯片中的一存储器芯片时，该第一信号在特定时间区间断言为第一电压电平，以及该第二信号在该特定时间区间断言为不同于该第一电压电平的第二电压电平。
10.如权利要求9所述的存储器模块，其特征在于，该存储器模块还接收频率输入，以及该特定时间区间等于该频率输入的周期。
11.如权利要求6所述的存储器模块，其特征在于，该存储器模块为第三代双倍数据率存储器模块。
12.如权利要求6所述的存储器模块，其特征在于，该预定电阻为100欧姆电阻。
13.—种存储器系统,其特征在于,包含有: 存储器控制器；以及 存储器模块，包含有至少一个存储器芯片； 其中该存储器控制器会产生第一信号以及第二信号的差分信号至该存储器模块，以及该第一信号同步于该第二信号，用以使能存储器控制器对由该至少一个存储器芯片中所选出的一存储器芯片，以由该存储器控制器存取。
14.如权利要求13所述的存储器系统，其特征在于，当通知要求由该第一信号以及该第二信号执行时，该第一信号在特定时间区间断言为第一电压电平，以及该第二信号在该特定时间区间断言为不同于该第一电压电平的第二电压电平。
15.如权利要求14所述的存储器系统，其特征在于，该存储器控制器还提供频率输出，以及该特定时间区间等于该频率输出的周期。
16.如权利要求13所述的存储器系统，其特征在于，该存储器模块从第一引脚以及第二引脚分别接收该第一信号和该第二信号；以及从该第二引脚看进去所得到的第一阻抗，和从该第一引脚看进去所得到的第二阻抗基本相同。
17.如权利要求13所述的存储器系统，其特征在于，该存储器控制器为第三代双倍数据率存储器控制器，该存储器模块为第三代双倍数据率存储器模块。
18.如权利要求13所述的存储器系统，其特征在于，该第一信号以及该第二信号在该存储器模块的预定电阻处交会。
19.如权利要求18所述的存储器系统，其特征在于，该预定电阻为100欧姆电阻。
【文档编号】G11C16/14GK104425024SQ201410454900
【公开日】2015年3月18日 申请日期:2014年9月9日 优先权日:2013年9月6日
【发明者】骆彦彬, 张聖明, 谢博伟, 刘明熙, 洪志谦, 陈尚斌 申请人:联发科技股份有限公司