字线译码电路和存储器的制作方法

本发明涉及存储器设计领域，特别涉及一种字线译码电路和存储器。

背景技术：

存储器(Memory)是计算机系统中的记忆设备，用于存储程序和数据。一般而言，存储器可以分为随机存取存储器(Random Access Memory，RAM)、只读存储器(Read-Only Memory，ROM)和可随意读写又可在断电后保持设备中数据不变的混合存储器。其中，混合存储器可以包括如电可擦可编程只读存储器(Electrically Erasable Programmable Read-Only Memory，EEPROM)、非易失性随机访问存储器(Non-Volatile Random Access Memory，NVRAM)和闪存(Flash)等。Flash由于其快速擦除的特点，受到了广泛的应用。

存储器的读、写、擦除是最为常规的几种存储器操作。在对存储器进行擦除操作时，需要设计字线译码电路，根据数据信号(如地址信号)生成译码结果以指示对存储器中的哪个或者哪些存储单元进行擦除，并且将擦除电压传输至被擦除的存储单元的字线上，也即使得被擦除的存储单元所接收字线信号的幅度等于所述擦除电压。

一般擦除电压高达约12V，而存储器芯片内的MOS管需要承受从12V至地线电压0V的高压差，这对MOS管的击穿电压具有一定的挑战，当MOS管的击穿电压较低时，承受高压差将会使得MOS管的漏电流较大，进而影响MOS管性能。因此，在现有技术的字线译码电路一般选取高于地线电压的电源电压，例如2.5V，取代地线电压为字线译码电路供电，可以使得字线译码电路中的MOS管承受的压差降低。

然而，在做出以上改进的同时，现有技术很难兼顾字线译码电路的功耗和译码准确性。

技术实现要素：

本发明解决的技术问题是在降低字线译码电路内部MOS管承受压差时，如何兼顾存储器字线译码的译码准确性和低功耗。

为解决上述技术问题，本发明实施例提供一种字线译码电路，包括：电压检测电路，适于比较擦除电压与阈值以输出检测电压；译码偏置电压产生电路，适于根据所述检测电压产生译码偏置电压，当所述擦除电压大于等于所述阈值时，所述译码偏置电压被上拉至第一电源电压，当所述擦除电压小于所述阈值时，所述译码偏置电压被下拉至地线电压，所述第一电源电压大于所述地线电压；字线偏置电压产生电路，适于根据所述检测电压产生字线偏置电压，当所述擦除电压大于等于所述阈值时，所述字线偏置电压被上拉至所述第一电源电压，当所述擦除电压小于所述阈值时，所述字线偏置电压被下拉至所述地线电压；译码电路，适于接收所述擦除电压和译码偏置电压，对数据信号进行译码以输出译码结果；选择电路，适于根据所述译码结果，在所述擦除电压和字线偏置电压中选择其中一个作为字线信号。

可选地，所述译码偏置电压产生电路对所述译码偏置电压的下拉能力强于所述字线偏置电压产生对所述字线偏置电压的下拉能力。

可选地，所述译码偏置电压产生电路包括：第一反相器，其输入端接收所述检测电压，其输出端输出所述译码偏置电压，其第一电源端接收所述第一电源电压，其第二电源端接收所述地线电压。

可选地，所述字线偏置电压产生电路包括：第二反相器，其输入端接收所述检测电压，其输出端输出所述字线偏置电压，其第一电源端接收所述第一电源电压，其第二电源端耦接下拉电路；所述下拉电路，其控制端接收偏置电压，当所述擦除电压小于所述阈值时，适于根据所述偏置电压产生下拉所述字线偏置电压至所述地线电压的电流。

可选地，所述第二反相器包括：第一PMOS管，其源极接收所述第一电源电压；第一NMOS管，其栅极耦接所述第一PMOS管的栅极并接收所述检测电压，其漏极耦接所述第一PMOS管的漏极并输出所述字线偏置电压，其源极耦接所述下拉电路；所述下拉电路包括：第二NMOS管，其栅极接收所述偏置电压，其漏极耦接所述第一NMOS管的源极，其源极接地。

可选地，所述数据信号包括第一数据信号和第二数据信号；当所述第一数据信号为第一逻辑电平，所述第二数据信号为不同于第一逻辑电平的第二逻辑电平时，所述选择电路输出所述擦除电压作为所述字线信号；当所述第一数据信号为所述第二逻辑电平，所述第二数据信号为所述第一逻辑电平时，所述选择电路输出所述字线偏置电压作为所述字线信号。

可选地，所述译码电路包括：第一开关电路，其控制端接收所述第一数据信号；第二开关电路，其控制端接收所述第二数据信号，其第一端耦接所述第一开关电路的第一端并接收所述译码偏置电压；锁存电路，其第一电源端接收所述擦除电压，其第二电源端接收所述第一电源电压，具有第一锁存点和第二锁存点，所述第一锁存点耦接所述第一开关电路的第二端，所述第二锁存点耦接所述第二开关电路的第二端，所述第一锁存点和第二锁存点的逻辑电平指示所述译码结果。

可选地，所述第一开关电路包括：第三NMOS管，其栅极耦接所述第一开关电路的控制端，其源极耦接所述第一开关电路的第一端，其漏极耦接所述第一开关电路的第二端；所述第二开关电路包括：第四NMOS管，其栅极耦接所述第二开关电路的控制端，其源极耦接所述第二开关电路的第一端，其漏极耦接所述第二开关电路的第二端。

可选地，所述字线译码电路还包括：电平调整电路，适于对所述检测电压进行电平转换。

为解决上述技术问题，本发明实施例还提供一种存储器，包括以上所述的字线译码电路。

可选地，所述存储器为闪存。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明实施例提供一种字线译码电路，可以包括：电压检测电路、译码偏置电压产生电路、字线偏置电压产生电路、译码电路和选择电路。其中，所述电压检测电路适于比较擦除电压与阈值以输出检测电压；所述译码偏置电压产生电路适于根据所述检测电压产生译码偏置电压，当所述擦除电压大于等于所述阈值时，所述译码偏置电压被上拉至第一电源电压，当所述擦除电压小于所述阈值时，所述译码偏置电压被下拉至地线电压，所述第一电源电压大于所述地线电压；所述字线偏置电压产生电路适于根据所述检测电压产生字线偏置电压，当所述擦除电压大于等于所述阈值时，所述字线偏置电压被上拉至所述第一电源电压，当所述擦除电压小于所述阈值时，所述字线偏置电压被下拉至所述地线电压；所述译码电路适于接收所述擦除电压和译码偏置电压，对数据信号进行译码以输出译码结果；所述选择电路适于根据所述译码结果，在所述擦除电压和字线偏置电压中选择其中一个作为字线信号。在本实施例中，对译码电路和选择电路所需要的偏置电压分别设置不同的电压产生电路，以使得需要对二者所需要的偏置电压进行下拉时，可以灵活调整二者的下拉能力，使得在保证译码准确性的同时保证电路的低功耗特性成为可能。例如可以设置所述译码偏置电压产生电路对所述译码偏置电压的下拉能力强于所述字线偏置电压产生电路对所述字线偏置电压的下拉能力。

进一步而言，所述字线偏置电压产生电路包括：第二反相器和下拉电路。其中，所述下拉电路的控制端接收偏置电压，当所述擦除电压小于所述阈值时，适于根据所述偏置电压产生下拉所述字线偏置电压至所述地线电压的电流，所述下拉电路的下拉能力是可控的，使得本发明实施例字线译码电路的功耗灵活可控，例如，可以通过降低所述下拉电路的下拉能力以保证所述字线译码电路的低功耗。

附图说明

图1是一种字线译码电路的示意性结构框图。

图2是本发明实施例一种字线译码电路的示意性结构框图。

图3是本发明实施例另一种字线译码电路的示意性结构框图。

图4是本发明实施例再一种字线译码电路的示意性结构框图。

具体实施方式

如背景技术部分所述，现有技术中，为了降低字线译码电路中的MOS管承受的压差，将字线译码电路的其中一个供电电压设置为高于地线电压的电源电压，以取代地线电压。然而，在做出以上改进的同时，现有技术很难兼顾字线译码电路的功耗和译码准确性。

本申请发明人对一种字线译码电路进行了分析。如图1所示，一种字线译码电路100可以包括：电压检测电路101、偏置电压产生电路102、译码电路103和选择电路104。

为了使得所述译码电路103和选择电路104中的MOS管承受的压差被降低，字线译码电路100设置了所述偏置电压产生电路102。当所述电压检测电路101通过比较擦除电压Vee与阈值的关系，输出检测电压Vdet，例如，当检测到擦除电压Vee大于等于5V时，所述检测电压Vdet可以为逻辑低电平，当小于5V时，所述检测电压Vdet翻转为逻辑高电平。所述偏置电压产生电路102适于根据所述检测电压Vdet产生偏置电压Bias_Dec，所述偏置电压Bias_Dec用于所述译码电路103和选择电路104中。所述译码电路103对数据信号a和b进行译码以输出译码结果，具体地，所述译码电路103可以包括锁存电路1031、以及第一开关管N1和第二开关管N2。所述译码结果可以表示为选择信号SEL和SELb。所述选择电路104适于根据所述译码结果，也即选择信号SEL和SELb，在所述擦除电压Vee和偏置电压Bias_Dec中选择其中一个作为字线信号。其中，所述偏置电压Bias_Dec同时作用于所述译码电路103和选择电路104，有利于使得所述译码电路103产生的选择信号SEL和SELb的电平大小能够很好地适用于所述选择电路104。

当所述擦除电压Vee较高(例如大于等于所述阈值)时，所述偏置电压Bias_Dec被上拉至第一电源电压VSS，所述第一电源电压VSS大于所述地线电压，例如2.5V，以保护所述译码电路103和选择电路104中的MOS管；而当所述擦除电压Vee受控快速降低(例如小于所述阈值)时，为了保证所述译码电路103的译码准确性，需要使得所述偏置电压Bias_Dec被下拉，最好被下拉至零电位，因此，所述偏置电压产生电路102使得所述偏置电压Bias_Dec被下拉至地线电压。

然而，考虑到当所述擦除电压Vee在受控下降时，下降速度较快，为了保证译码准确性，所述偏置电压Bias_Dec被下拉时需要较强的下拉电流才能完成快速下拉，而同时，所述偏置电压Bias_Dec还作用于所述选择电路104，对所述偏置电压Bias_Dec的下拉电流较大意味着字线译码电路100的高功耗。因此，字线译码电路100在降低内部MOS管承受压差时，无法兼顾存储器字线译码的译码准确性和低功耗特性。

针对以上所述的技术问题，本发明实施例提出一种字线译码电路，在降低内部MOS管承受压差时，对译码电路和选择电路所需要的偏置电压分别设置不同的电压产生电路，以使得需要对二者所需要的偏置电压进行下拉时，可以灵活调整二者的下拉能力，使得在保证译码准确性的同时保证电路的低功耗特性成为可能。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2是本发明实施例一种字线译码电路的示意性结构框图。

如图2所示，本发明实施例提供一种字线译码电路200，所述字线译码电路200可以包括：电压检测电路201、译码偏置电压产生电路202、字线偏置电压产生电路203、译码电路204和选择电路205。

其中，所述电压检测电路201适于比较擦除电压Vee与阈值以输出检测电压Vdet。一般而言，所述擦除电压Vee至少为10至12V，所述阈值可以为5V；所述检测电压Vdet可以为数字逻辑信号，以数字高电平或者低电平进行区分，其电平幅度取决于所述电压检测电路201的供电电压。

所述译码偏置电压产生电路202适于根据所述检测电压Vdet产生译码偏置电压DECO_Bias，当所述擦除电压Vee大于等于所述阈值时，所述译码偏置电压DECO_Bias被上拉至第一电源电压VSS，当所述擦除电压Vee小于所述阈值时，所述译码偏置电压DECO_Bias被下拉至地线电压，所述第一电源电压VSS大于所述地线电压，例如可以为2.5V。

所述字线偏置电压产生电路203适于根据所述检测电压Vdet产生字线偏置电压WL_Bias，当所述擦除电压Vee大于等于所述阈值时，所述字线偏置电压WL_Bias被上拉至所述第一电源电压VSS，当所述擦除电压Vee小于所述阈值时，所述字线偏置电压WL_Bias被下拉至所述地线电压。

所述译码电路204适于接收所述擦除电压Vee和译码偏置电压DECO_Bias，对数据信号AData进行译码以输出译码结果DEC。其中，所述擦除电压Vee和译码偏置电压DECO_Bias可以分别作为电源电压为所述译码电路204供电。

所述选择电路205适于根据所述译码结果DEC，在所述擦除电压Vee和字线偏置电压WL_Bias中选择其中一个作为字线信号WL。当所述译码结果DEC指示接收所述字线信号WL的存储器单元所存储的数据应该被擦除时，所述字线信号WL的幅度等于所述擦除电压Vee，如12V；当所述译码结果DEC指示接收所述字线信号WL的存储器单元所存储的数据不应该被擦除时，所述字线信号WL的幅度等于所述字线偏置电压WL_Bias，如2.5V。

在本实施例中，由于所述第一电源电压VSS大于所述地线电压，例如2.5V，此时，当所述擦除电压Vee大于等于所述阈值时，所述译码偏置电压DECO_Bias和所述字线偏置电压WL_Bias均被上拉至2.5V，设所述擦除电压Vee为12V，此时，所述译码电路204和选择电路205内部的MOS管所承受的最大压差为9.5V，相比于现有技术中MOS管所承受的最大压差为所述擦除电压Vee至地线电压的压差12V而言，大大减轻了器件的承受压力。同时，用于产生所述译码偏置电压DECO_Bias的译码偏置电压产生电路202和用于产生所述字线偏置电压WL_Bias的字线偏置电压产生电路203根据所述擦除电压Vee所输出的电压大小变化趋势一致，可以很好地满足所述译码电路204和选择电路205对所述译码结果DEC的电平兼容性。

同时，对译码电路204和选择电路205所需要的偏置电压分别设置不同的电压产生电路，以使得需要对二者所需要的偏置电压进行下拉时，可以灵活调整二者的下拉能力，使得在保证译码准确性的同时保证电路的低功耗特性成为可能。在具体实施中，例如可以设置所述译码偏置电压产生电路202对所述译码偏置电压DECO_Bias的下拉能力强于所述字线偏置电压产生电路203对所述字线偏置电压WL_Bias的下拉能力。

图3是本发明实施例另一种字线译码电路200的示意性结构框图。下面综合图2和图3对所述字线译码电路200的具体实施方式进行详细说明。

在具体实施中，所述译码偏置电压产生电路202可以包括：第一反相器(图中未标示)，其输入端接收所述检测电压Vdet，其输出端输出所述译码偏置电压DECO_Bias，其第一电源端接收所述第一电源电压VSS，其第二电源端接收所述地线电压。

在具体实施中，所述字线偏置电压产生电路203可以包括：第二反相器(图中未标示)和下拉电路(图中未标示)。

其中，所述第二反相器的输入端接收所述检测电压Vdet，所述第二反相器的输出端输出所述字线偏置电压WL_Bias，所述第二反相器的第一电源端接收所述第一电源电压VSS，所述第二反相器的第二电源端耦接下拉电路。

所述下拉电路的控制端接收偏置电压，当所述擦除电压Vee小于所述阈值时，适于根据所述偏置电压Bias产生下拉所述字线偏置电压WL_Bias至所述地线电压的电流。

在具体实施中，所述第二反相器可以包括：第一PMOS管P1，其源极接收所述第一电源电压VSS；第一NMOS管N1，其栅极耦接所述第一PMOS管P1的栅极并接收所述检测电压Vdet，其漏极耦接所述第一PMOS管P1的漏极并输出所述字线偏置电压WL_Bias，其源极耦接所述下拉电路。

在具体实施中，所述下拉电路可以包括：第二NMOS管N2，其栅极接收所述偏置电压Bias，其漏极耦接所述第一NMOS管N1的源极，其源极接地。

需要说明的是，所述译码偏置电压产生电路202和字线偏置电压产生电路203可以采用反相器实现，但不限于此，还可以采用其他的电压选择电路，例如开关切换电路等，此处不再一一举例。

需要说明的是，在具体实施中，所述第一反相器可以包括图3所示的第二PMOS管P2和第五NMOS管N5。由于反相器的电路结构是本领域技术人员所熟知的，因此，此处不对所述第二PMOS管P2和第五NMOS管N5的连接关系展开描述。

进一步而言，在所述字线偏置电压产生电路203中，所述下拉电路的控制端接收偏置电压，使得所述下拉电路的下拉能力是可控的，在具体应用中，可以通过降低所述下拉电路的下拉能力以保证所述字线译码电路200的低功耗；同时可以通过调整所述第一反相器中的NMOS管的尺寸以提高所述译码偏置电压产生电路202对所述译码偏置电压DECO_Bias的下拉能力，以保证所述译码电路204的译码准确性。

在具体实施中，所述数据信号AData可以包括第一数据信号a和第二数据信号b；所述第一数据信号a和第二数据信号b可以是地址信号。

例如，当所述第一数据信号a为第一逻辑电平(如逻辑高电平)，所述第二数据信号b为不同于第一逻辑电平的第二逻辑电平(如逻辑低电平)时，所述选择电路205输出所述擦除电压Vee作为所述字线信号WL。

当所述第一数据信号a为所述第二逻辑电平(如逻辑低电平)，所述第二数据信号b为所述第一逻辑电平(如逻辑高电平)时，所述选择电路205输出所述字线偏置电压WL_Bias作为所述字线信号WL。

在具体实施中，所述译码电路204可以包括：第一开关电路(图中未标示)、第二开关电路(图中未标示)和锁存电路2041。

其中，所述第一开关电路的控制端接收所述第一数据信号a。

所述第二开关电路的控制端接收所述第二数据信号b，所述第二开关电路的第一端耦接所述第一开关电路的第一端并接收所述译码偏置电压DECO_Bias。

所述锁存电路2041的第一电源端接收所述擦除电压Vee，所述锁存电路2041的第二电源端接收所述第一电源电压VSS，具有第一锁存点(图中未标示)和第二锁存点(图中未标示)，所述第一锁存点耦接所述第一开关电路的第二端，所述第二锁存点耦接所述第二开关电路的第二端，所述第一锁存点和第二锁存点的逻辑电平指示所述译码结果DEC。例如，所述译码结果DEC可以为互为反相的第一选择信号SEL和第二选择信号SELb。

在具体实施中，所述第一开关电路可以包括：第三NMOS管N3，其栅极耦接所述第一开关电路的控制端，其源极耦接所述第一开关电路的第一端，其漏极耦接所述第一开关电路的第二端。

在具体实施中，所述第二开关电路可以包括：第四NMOS管N4，其栅极耦接所述第二开关电路的控制端，其源极耦接所述第二开关电路的第一端，其漏极耦接所述第二开关电路的第二端。

当所述译码偏置电压DECO_Bias被下拉至地线电压的情况下，当所述第一数据信号a为逻辑高电平，所述第二数据信号b为逻辑低电平时，所述第一开关单元导通，所述第二开关单元关断，在所述锁存电路2041的作用下，所述第一选择信号SEL为逻辑高电平，第二选择信号SELb为逻辑低电平。所述选择电路205接收第一选择信号SEL和第二选择信号SELb，并输出所述擦除电压Vee作为所述字线信号WL。当所述第一数据信号a为逻辑低电平，所述第二数据信号b为逻辑高电平时，所述第一开关单元关断，所述第二开关单元导通，在所述锁存电路2041的作用下，所述第一选择信号SEL为逻辑低电平，第二选择信号SELb为逻辑高电平。所述选择电路205接收第一选择信号SEL和第二选择信号SELb，并输出所述字线偏置电压WL_Bias作为所述字线信号WL。当所述译码偏置电压DECO_Bias被上拉至所述第一电源电压VSS时，所述译码电路204停止译码。

需要说明的是，所述选择电路205可以采用本领域技术人员所熟知的选择电路进行实施，此处不再展开举例。

图4是本发明实施例再一种字线译码电路的示意性结构框图。

如图4所示，在本发明的另一具体实施例中，字线译码电路300可以包括：电压检测电路201、译码偏置电压产生电路202、字线偏置电压产生电路203、译码电路204、选择电路205和电平调整电路206。

其中，所述电压检测电路201、译码偏置电压产生电路202、字线偏置电压产生电路203、译码电路204和选择电路205的更多信息请参考以上实施例的相关描述，此处不再赘述。

所述电平调整电路206适于对所述检测电压Vdet进行电平转换，以生成可以被所述字线偏置电压产生电路203和所述译码偏置电压产生电路202所述识别的调整后的检测电压VdetAdj。例如，所述电压检测电路201的供电电压为1.5V和0V，那么，所述检测电压Vdet在1.5V和0V之间变化，而当所述第一供电电压为2.5V时，那么，所述电平调整电路206需要对所述检测电压Vdet的逻辑高电平由1.5V调整为2.5V以适应电路需要。

需要说明的是，本文中的“逻辑高电平”指的是可被识别为数字信号“1”的电平范围，“逻辑低电平”指的是可被识别为数字信号“0”的电平范围，二者是相对的概念，其具体电平范围并不做具体限制。

本发明实施例还公开一种存储器，包括以上所述的字线译码电路200或字线译码电路300。

在具体实施中，所述存储器可以为闪存，但不限于此，所述存储器还可以是EEPROM、NVRAM等其他存储器。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。