本公开的各种实施方式总体上涉及半导体存储装置及其操作方法，并且更具体地，涉及半导体存储装置的编程操作。
背景技术：
：存储装置被分类成易失性存储装置和非易失性存储装置。尽管相比于易失性存储装置的读写速度，非易失性存储装置的读写速度相对低，但是非易失性存储装置即使在电力供应被中断时也可保持其中存储的数据。因此，非易失性存储装置广泛用于便携式电子装置，以便存储不管电力供应如何都必须被保持的数据。根据存储数据的方法，非易失性存储装置可被分类成只读存储器(rom)、掩模rom(mrom)、可编程rom(prom)、可擦除可编程rom(eprom)、电可擦除可编程rom(eeprom)、闪存存储器、相变随机存取存储器(pram)、磁性ram(mram)、阻变式ram(rram)和铁电ram(fram)等。在非易失性存储装置之中，闪存存储装置可具有其中单元串水平布置在半导体基板上的二维结构或单元串垂直布置在半导体基板上的三维结构。三维存储装置是被设计成克服二维存储装置的集成度限制并且可包括垂直叠堆在半导体基板上的多个存储单元的装置。技术实现要素：本公开的各种实施方式涉及编程操作的可靠性提高的半导体存储装置及其操作方法。本公开的实施方式可提供一种半导体存储装置，该半导体存储装置包括：多个页，该多个页中的每个页包括多个存储单元；外围电路，该外围电路被配置成对所述多个页之中的所选择页执行编程操作；以及控制逻辑，该控制逻辑被配置成控制所述外围电路以使得：对所选择页执行主编程操作，并且当所述主编程操作完成时，对在所选择页中包括的存储单元之中相比于其余存储单元具有更低阈值电压保持特性的存储单元执行补偿编程操作。本公开的实施方式可提供一种操作半导体存储装置的方法，该方法包括：对所选择页执行主编程操作；以及当所述主编程操作完成时，对所选择页中包括的存储单元之中的被编程为最高有效编程状态的存储单元执行补偿编程操作。本公开的实施方式可提供一种操作半导体存储装置的方法，该方法包括：向页缓冲器的第一锁存器输入外部数据；向所述页缓冲器的第二锁存器和第三锁存器传输所述外部数据；使用传输到所述第三锁存器的数据来对所选择页执行主编程操作和验证操作；如果所述验证操作已经通过，则向所述第三锁存器重新传输所述第二锁存器中存储的数据；使用重新传输到所述第三锁存器的数据来调节位线的电压；以及向与所选择页联接的字线施加补偿编程电压。附图说明图1是例示按照本公开的一个实施方式的存储系统的框图。图2是例示图1的存储装置的框图。图3是例示图2的存储块的示图。图4是例示具有三维结构的存储块的一个实施方式的立体图。图5是例示具有三维结构的存储块的一个实施方式的立体图。图6、图7和图8是例示按照各种实施方式的存储单元的编程状态的示图。图9是例示根据本公开的一个实施方式的页缓冲器的示图。图10是例示根据本公开的一个实施方式的编程操作的流程图。图11是例示根据本公开的一个实施方式的在编程操作期间施加到字线和位线的电压的示图。图12是例示根据本公开的一个实施方式的在编程操作期间施加到所选择字线的电压的示图。图13是例示图10的补偿编程操作的一个实施方式的流程图。图14和图15是例示根据本公开的一个实施方式的在编程操作期间存储单元的阈值电压分布的示图。图16是用于描述包括图2中示出的半导体存储装置的存储系统的一个实施方式的框图。图17是用于描述包括图2中示出的半导体存储装置的存储系统的一个实施方式的框图。图18是用于描述包括图2中示出的半导体存储装置的存储系统的一个实施方式的框图。图19是用于描述包括图2中示出的半导体存储装置的存储系统的一个实施方式的框图。具体实施方式现在，下文中将参照附图更充分地描述示例实施方式；然而，这些实施方式可按不同形式实施，而不应该被理解为限于本文中阐述的实施方式。相反，这些实施方式被提供为使得本公开将是彻底和完全的，并且将把示例实施方式的范围充分传达给本领域技术人员。在附图中，为了图示清晰起见，可夸大尺寸。应该理解，当元件被称为“在”两个元件“之间”时，它可以是这两个元件之间的唯一元件，或者在这两个元件之间也可存在一个或更多个中间元件。下文中，将参照附图来描述实施方式。本文中，参照作为实施方式的示意性例示(和中间结构)的截面例示来描述实施方式。如此，将预料到由于例如制造技术和/或容差而导致的图示形状的变化。因此，实施方式不应该被理解为限于本文中例示的区域的特定形状，而是可包括由例如制造而导致的形状的偏差。在附图中，为了清晰起见，可夸大层和区域的长度和大小。附图中的类似参考标号表示类似的元件。可使用诸如“第一”和“第二”的术语来描述各种组件，但这些术语不应该限制各种组件。使用这些术语只是出于将一组件与其它组件区分开的目的。例如，在不脱离本公开的精神和范围的情况下，第一组件可以被称为第二组件，并且第二组件可以被称为第一组件，依次类推。此外，“和/或”可包括所提到的组件中的任一个或组合。此外，只要未在语句中具体提及，那么单数形式可包括复数形式。此外，说明书中使用的“包括/包含”或其变型表示存在或添加一个或更多个组件、步骤、操作和元件。此外，除非另外定义，否则本说明书中使用的包括技术术语和科学术语的所有术语具有与相关领域的技术人员将通常理解的含义相同的含义。通用字典中定义的术语应该被理解为具有与将在相关领域的上下文中理解的含义相同的含义，并且除非在本说明书中另外清楚定义，否则不应该被理解为具有理想或过于正式的含义。还要注意，在本说明书中，“连接/联接”是指一个组件不仅直接联接另一个组件，而且通过中间组件来间接联接至另一个组件。另一方面，“直接连接/直接联接”是指在没有中间组件的情况下一个组件直接联接另一个组件。图1是例示按照本公开的实施方式的存储系统的框图。参照图1，存储系统1000可包括存储数据的半导体存储装置1100和在主机2000的控制下控制半导体存储装置1100的存储控制器1200。主机2000可以使用诸如高速外围组件互连(pci-e)、高级技术附件(ata)、串行ata(sata)、并行ata(pata)或串行附接scsi(sas)这样的接口协议来与存储系统1100通信。另外，出于主机2000和存储系统1000之间的数据通信目的而设置的接口协议可以是诸如通用串行总线(usb)、多媒体卡(mmc)、增强型小型盘接口(esdi)或集成驱动电子器件(ide)这样的接口协议。存储控制器1200可控制存储系统1000的整体操作以及主机2000和半导体存储装置1100之间的数据交换。例如，存储控制器1200可响应于来自主机2000的请求而控制半导体存储装置1100来对数据进行编程或读取。另外，存储控制器1200可存储半导体存储装置1100中包括的主存储块和次存储块的信息，并且根据为进行编程操作而加载的数据量选择半导体存储装置1100以使得对主存储块或次存储块执行编程操作。根据一个实施方式，半导体存储装置1100可包括双倍数据速率同步动态随机存取存储器(ddrsdram)、低功率ddrsdram第四代(lpddr4sdram)、图形双数据速率sdram(gddrsdram)、低功率ddr(lpddr)、rambus动态随机存取存储器(rdram)或闪存存储器。半导体存储装置1100可在存储控制器1200的控制下执行编程、读或擦除操作。例如，半导体存储装置1100可对所选择页中包括的存储单元进行编程。例如，如果已经通过所选择页的编程验证操作，则半导体存储装置1100还可执行补偿编程操作，该补偿编程操作用于提高被编程为具有最高阈值电压的存储单元的保持特性。这里，保持特性是指可保持存储单元的阈值电压的特性。图2是例示图1的存储装置的示图。参照图2，存储装置1110可包括被配置成存储数据的存储单元阵列100。存储装置1110可包括外围电路200，外围电路200被配置成执行用于将数据存储在存储单元阵列100中的编程操作、用于输出所存储的数据的读操作和用于擦除所存储的数据的擦除操作。存储装置1110可包括控制逻辑300，控制逻辑300被配置成在存储控制器(图1的1200)的控制下控制外围电路200。存储单元阵列100可包括多个存储块mb1至mbk(k是正整数)。本地线ll和位线bl1至bli(i是正整数)可与存储块mb1至mbk中的每个联接。例如，本地线ll可包括字线、漏选择线和源选择线。例如，本地线ll可包括字线、漏选择线和源选择线、以及源线。例如，本地线ll还可包括虚拟线。例如，本地线ll还可包括管线。本地线ll可分别与存储块mb1至mbk联接，并且位线bl1至bli可共同与存储块mb1至mbk联接。存储块mb1至mbk可以被实现为二维或三维结构。外围电路200可被配置成在控制逻辑300的控制下对所选择的存储块执行编程、读和擦除操作。例如，外围电路200可包括电压生成电路210、行解码器220、页缓冲组230、列解码器240、输入/输出电路250和电流感测电路260。电压生成电路210可响应于操作信号op_cmd而生成用于编程、读和擦除操作的各种操作电压vop。例如，电压生成电路210可在控制逻辑300的控制下，生成编程电压、验证电压、通过电压、补偿编程电压、读电压、擦除电压、导通电压等。在一个示例中，在控制逻辑300的控制下，电压生成电路210可在主编程操作期间生成步进增大的编程电压并且在补偿编程操作期间生成补偿编程电压。行解码器220可响应于行地址radd而将操作电压vop传递到与所选择的存储块联接的本地线ll。页缓冲组230可包括与位线bl1至bli联接的多个页缓冲器pb1至pbi。页缓冲器pb1至pbi可响应于页缓冲控制信号pbsignals进行操作。例如，页缓冲器pb1至pbi可暂时存储通过位线bl1至bli接收的数据，或者感测在读或验证操作期间位线bl1至bli的电压或电流。列解码器240可响应于列地址cadd而在输入/输出电路250和页缓冲组230之间进行数据传输。例如，列解码器240可通过数据线dl与页缓冲器pb交换数据或者通过列线cl与输入/输出电路250交换数据。输入/输出电路250可将从存储控制器(图1的1200)接收的命令cmd或地址add传输到控制逻辑300，或者与列解码器240交换数据data。在读操作或验证操作期间，电流感测电路260可响应于使能位vry_bit<#>而生成参考电流，并且可将从页缓冲组230接收的感测电压vpb与参考电流所生成的参考电压进行比较，并且输出通过信号pass或失败信号fail。控制逻辑300可响应于命令cmd和地址add而输出操作信号op_cmd、行地址radd、页缓冲控制信号pbsignals和使能位vry_bit<#>，进而控制外围电路200。另外，控制逻辑300可响应于通过信号pass或失败信号fail而确定验证操作是通过还是失败。特别地，在编程操作期间，在所选择页的主编程操作已经完成之后，控制逻辑300可控制外围电路200以使得对相比于其余存储单元具有更低阈值电压保持特性的存储单元执行所选择页的补偿编程操作。在一个示例中，当所选择页的主编程操作已经完成时，控制逻辑300重新加载在主编程操作期间使用的数据data。图3是例示图2的存储块的示图。参照图3，由于存储块mb1至mbk具有相同或相似的配置，因此将以存储块mb1至mbk之中的第一存储块mb1为例进行描述。第一存储块mb1可包括联接在位线bl和源线sl之间的多个单元串st。例如，单元串st可分别与位线bl联接，并且共同联接至源线sl。由于单元串st具有相同或相似的配置，因此将以其中的一个单元串st为例进行描述。单元串st可包括彼此串联连接在源线sl和对应位线bl之间的源选择晶体管sst、第一存储单元f1至第n存储单元fn(n是正整数)和漏选择晶体管dst。因为图3只示出了为了理解第一存储块mb1的配置而提供的一个实施方式，所以源选择晶体管sst和漏选择晶体管dst的数量和第一存储单元f1至第n存储单元fn的数量不限于图3中示出的那些。源选择晶体管sst可联接在源线sl和第一存储单元f1之间。第一存储单元f1至第n存储单元fn可串联联接在源选择晶体管sst和漏选择晶体管dst之间。漏选择晶体管dst可联接在第n存储单元fn和位线bl之间。虽然未示出，但还可在存储单元f1至fn之间或者在源选择晶体管sst和漏选择晶体管dst之间联接虚拟单元。包括在不同单元串st中的源选择晶体管sst的栅极可联接到源选择线ssl。第一存储单元f1至第n存储单元fn的栅极可分别联接到第一字线wl1至第n字线wln。漏选择晶体管dst的栅极可联接到漏选择线dsl。与同一字线联接的存储单元的群组称为页pg。可在所选择存储块中以页为基础执行编程操作和读操作中的每个。图4是例示具有三维结构的存储块的实施方式的立体图。参照图4，具有三维结构的存储块可包括多个单元串st，这些单元串st在基板上沿垂直方向(例如，z方向)形成并且布置在位线bl和源线sl之间。例如，单元串st可形成为i形。该结构可被称为“比特成本可缩减”(bics)。例如，在源线sl水平形成在基板上的情况下，具有bics结构的单元串st可垂直(例如，在z方向上)形成在源线sl上。更详细地，单元串st中的每个可布置在第一方向(例如，x方向)和第二方向(例如，y方向)上。单元串st可包括被叠堆而彼此分隔开的源选择线ssl、字线wl和漏选择线dsl。源选择线ssl的数量、字线wl的数量和漏选择线dsl的数量不限于图4中示出的数量并且可根据半导体存储装置1100而改变。单元串st可包括垂直沟道层ch和位线bl，垂直沟道层ch垂直穿过源选择线ssl、字线wl和漏选择线dsl，位线bl与从漏选择线dsl向上伸出的垂直沟道层ch的上端接触并且在第二方向(y方向)上延伸。可在字线wl和垂直沟道层ch之间形成存储单元。还可在位线bl和垂直沟道层ch之间形成接触塞ct。图5是例示具有三维结构的存储块的实施方式的立体图。参照图5，具有三维结构的存储块可包括源串st_s和漏串st_d，源串st_s和漏串st_d中的每个可在基板上沿垂直方向(例如，z方向)形成并且在位线bl和源线sl之间彼此联接。在一种实施方式中，每个源串st_s和对应的漏串st_d可通过管栅pg彼此联接以形成u形。管栅pg可形成在管线pl中。更详细地，源串st_s可垂直布置在源线sl和管线pl之间。漏串st_d可垂直布置在位线bl和管线pl之间。该结构可被称为“管状比特成本可缩减”(p-bics)。更详细地，漏串st_d和源串st_s可布置在第一方向(例如，x方向)和第二方向(例如，y方向)上。漏串st_d和源串st_s可交替布置在第二方向(y)上。漏串st_d可包括彼此分隔开的字线wl和漏选择线dsl以及垂直穿过字线wl和漏选择线dsl的漏垂直沟道层d_ch。源串st_s可包括彼此分隔开的字线wl和源选择线ssl以及垂直穿过字线wl和源选择线ssl的源垂直沟道层s_ch。漏垂直沟道层d_ch和源垂直沟道层s_ch可通过管线pl中的管栅pg彼此联接。位线bl可与漏垂直沟道层d_ch的上端接触，其中，漏垂直沟道层d_ch的上端从漏选择线dsl向上伸出。位线bl可在第二方向(例如，y方向)上延伸。图6、图7和图8是例示按照各种实施方式的存储单元的编程状态的示图。图6是例示单级单元(slc)的编程状态的示图。图7是例示多级单元(mlc)的编程状态的示图。图8是例示三级单元(slc)的编程状态的示图。参照图6，单级单元(slc)是指存储单元被编程为具有擦除状态e或一种编程状态p的方式。例如，在slc方式下，存储单元中的每个可具有与擦除状态e对应的数据“1”或与编程状态对应的数据“0”。参照图7，多级单元(mlc)是指存储单元被编程为具有擦除状态e或三种编程状态p1至p3的方式。例如，在mlc方式下，存储单元中的每个可具有与擦除状态e对应的数据“11”或分别与第一编程状态至第三编程状态对应的数据“10”、“01”和“00”中的任一个。参照图8，三级单元(mlc)是指存储单元被编程为具有擦除状态e或七种编程状态p1至p7的方式。例如，在三级单元(tlc)方式下，存储单元中的每个可具有与擦除状态e对应的数据“111”或分别与第一编程状态至第七编程状态对应的数据“110”、“100”、“000”、“010”、“011”、“001”和“101”中的任一个。在非易失性存储装置中，因为编程在存储单元中的数据必须被长时间段地保持，所以非易失性存储装置必须具有优异的保持特性。然而，在多级单元(mlc)或三级单元(tlc)的情况下，编程后的存储单元的阈值电压差异相对大。在这种情况下，保持特性改变的概率增大。例如，对于三级单元(tlc)，因为被编程为第七编程状态p7的存储单元具有最高阈值电压，所以编程为第七编程状态p7的存储单元的阈值电压降低的可能性高于编程为第一编程状态p1至第六编程状态p6的存储单元的阈值电压降低的可能性。也就是说，编程为第七编程状态p7的存储单元可具有相比于其它存储单元的保持特性而言差的保持特性。如在除了上述多级单元mlc或三级单元tlc之外的四级单元中一样，编程状态越多，保持特性越差。为了提高保持特性差的存储单元的可靠性，在实施方式中，可在主编程操作已经完成之后进一步执行补偿编程操作。图9是例示根据本公开的一个实施方式的页缓冲器的示图。参照图9，因为页缓冲器(图2的pb1至pbi)具有相同或相似的配置，所以将只以其中的第一页缓冲器pb1为例进行描述。第一页缓冲器pb1可联接在第一位线bl1和数据线dl之间。第一页缓冲器pb1可包括多个锁存器lat1至latk(k是正整数)，锁存器lat1至latk用于暂时存储从外部装置(例如，存储控制器1200)输入的数据或从存储单元读取的数据。例如，第一页缓冲器pb1可包括第一锁存器lat1至第k锁存器latk。第一锁存器lat1至第k锁存器latk可具有相同或相似的配置。例如，第一锁存器lat1至第k锁存器latk可包括反相器。每个锁存器可包括彼此串联联接的两个反相器。例如，第一锁存器lat1可包括两个反相器。一个反相器的输出端子可与另一个反相器的输入端子联接。也就是说，第一锁存器lat1中包括的两个反相器可彼此串联联接在主节点和反相节点之间。在第一锁存器lat1中，第一节点q1可以是主节点，而另一个节点q1b可以是反相节点。因此，第一锁存器lat1至第k锁存器latk可分别将数据暂时存储于主节点q1至qk。例如，如果数据“0”输入到第一锁存器lat1的第一节点q1，则与第一节点q1的反相数据对应的数据“1”可输入到反相节点q1b。第一锁存器lat1至第k锁存器latk可彼此联接，并且彼此交换数据。第一锁存器lat1至第k锁存器latk中的一些可联接到数据线dl，并且其它锁存器可联接到第一位线bl1。例如，第一锁存器lat1可联接到数据线dl，而第三锁存器lat3可联接到第一位线bl1。在输入第一锁存器lat1的数据被传输到第三锁存器lat3之前，第二锁存器lat2可暂时存储输入第一锁存器lat1的数据。例如，对于编程操作而言，如果所选择页的所有逻辑数据被编程，则后一页的逻辑数据也可被编程。例如，在使用tlc方式进行编程操作的情况下，因为可在一个存储单元中对三个逻辑数据进行编程，所以可在将编程电压步进增大的同时，对所选择页执行编程操作，直到完成针对三个逻辑数据的所有编程操作。在编程操作期间，可向所选择的字线施加编程电压，并且可向其它字线施加通过电压。可按其中步进增大编程电压的增量步进脉冲编程(ispp)方式来执行编程操作。例如，通过数据线dl从外部装置发送的数据(0或1)可输入第一锁存器lat1。输入第一锁存器lat1的数据可被暂时存储在第二锁存器lat2中，然后当(在一个示例中)主编程操作完成时，被传输到第三锁存器lat3。例如，当第一页的第一逻辑数据输入第一锁存器lat1时，第一逻辑数据可被接连传输到第一锁存器lat1至第三锁存器lat3。当第一逻辑数据传输到第三锁存器lat3时，用于其后的编程操作的数据可输入第一锁存器lat1。例如，当第一逻辑数据输入第二锁存器lat2和第三锁存器lat3时，第一页的第二逻辑数据可输入第一锁存器lat1。在对第一逻辑数据执行编程操作和验证操作时，输入第二锁存器lat2的第一逻辑数据可被保持。例如，作为对第一逻辑数据进行验证操作的结果，当确定已经完成对第一逻辑数据的编程操作时，输入第一锁存器lat1的第二逻辑数据可被接连传输到第二锁存器lat2和第三锁存器lat3，并且可对第二逻辑数据执行编程操作和验证操作。换句话讲，如果验证操作已经通过，则存储在第二锁存器lat2中的数据可被重新传输到第三锁存器lat3，并且可使用重新传输到第三锁存器lat3的数据来调节位线bl的电压。虽然已经完成对所选择页的最后一个逻辑数据的编程操作，但所选择页的最后一个逻辑数据可被保持在第二锁存器lat2中。图10是例示根据本公开的一个实施方式的编程操作的流程图。参照图10，当在控制逻辑(图2的300)处接收到编程命令时，控制逻辑300可在s100中设置用于所选择页的编程操作的编程电压和补偿编程电压。例如，编程电压可以是用于主编程操作的电压，并且补偿编程电压可以是用于补偿编程操作的电压。例如，起始编程电压和步进电压可被设置为将用于主编程操作的编程电压。起始编程电压在ispp编程操作中可以是首先施加到所选择字线的电压。步进电压可以是每执行一次编程循环编程电压增大的电平。例如，在执行了编程循环时，编程电压可从起始编程电压起增加步进电压。补偿编程电压可被设置成等于或低于用于编程循环的编程电压之中的最高编程电压的正电压。当用于编程操作的电压在s100中被设置时，控制逻辑300可控制外围电路(图2的200)以使得在s110中执行所选择页的主编程操作。例如，主编程操作s110可包括主编程步骤s111、验证操作执行步骤s112和编程电压增大步骤s113。在主编程步骤s111中，可向所选择字线施加编程电压，以增大所选择页的所选择存储单元的阈值电压。在验证操作执行步骤s112中，可确定所选择页的所选择存储单元的阈值电压是否已经增至目标电压。当所选择存储单元的阈值电压低于目标电压时，可确定验证操作已经失败。当所选择存储单元的阈值电压等于或高于目标电压时，可确定验证操作已经通过。主编程步骤s111和验证操作执行步骤s112可形成一个编程循环。如果确定验证操作已经失败，则在s113中控制逻辑300可控制外围电路200以使得编程电压按步进电压增大。例如，控制逻辑300可控制外围电路200以使得重复进行步骤s111至s113，直到所选择页的所选择存储单元的阈值电压等于或高于目标电压。如果确定验证操作已经通过，则在s120中控制逻辑300可控制外围电路200以使得执行所选择页的补偿编程操作。例如，可对一些存储单元执行补偿编程操作，以提高所选择页中包括的存储单元之中的不及其它存储单元的存储单元的保持特性。例如，可对所选择页中包括的存储单元之中的被编程为最高编程状态的存储单元执行补偿编程操作。在实施方式中，可通过向与所选择页联接的字线施加补偿编程电压来执行补偿编程操作。在一个示例中，控制逻辑300可控制外围电路200以使得补偿编程电压被施加到与所选择页联接的字线。可根据在对所选择页进行编程操作期间最后使用的外部数据来选择将被执行补偿编程操作的目标存储单元。例如，可根据最后使用的外部数据来向位线施加编程使能电压(例如，0v)或编程禁止电压(例如，电源电压)。在一个示例中，控制逻辑300可根据所加载数据来调节与所选择页联接的位线的电压。可对每页执行补偿编程操作。例如，因为将被执行补偿编程操作的目标单元的列可在每一页中改变，所以可每当完成每页的主编程操作时执行补偿编程操作。以下，将更详细地描述补偿编程操作。图11是例示根据本公开的一个实施方式的在编程操作期间施加到字线和位线的电压的示图。参照图11，在编程操作期间，根据输入到页缓冲器的外部数据来调节位线的电压。例如，如果数据“0”输入与第一位线bl1联接的第一页缓冲器，则编程使能电压(例如，0v)可施加到第一位线bl1。例如，如果数据“1”输入与第一位线bl1联接的第一页缓冲器，则编程禁止电压(例如，电源电压)可施加到第一位线bl1。将举例例示主编程操作和补偿编程操作。在第一位线bl1被预充电至正电压之后，第一位线bl1可根据输入第一页缓冲器的外部数据来保持预充电状态(数据“1”)或放电(数据“0”)。随后，在通过电压vpass已经施加到字线之后，编程电压vpgm或补偿编程电压可施加到所选择字线。图12是例示根据本公开的一个实施方式的在编程操作期间施加到所选择字线的电压的示图。参照图11和图12，可在主编程操作(图10的s110)中，将编程电压vpgm或验证电压vf施加到所选择字线，并且可在补偿编程操作(图10的s120)中，将补偿编程电压vpgm_c施加到所选择字线。因为可按ispp方式来执行主编程操作s110，所以编程电压vpgm可步进增大，直到通过验证操作。控制逻辑300可控制外围电路200以通过在不进行验证操作的情况下仅仅向所选择字线施加补偿编程电压vpgm_c来执行补偿编程操作s120。图13是例示图10的补偿编程操作的一个实施方式的流程图。将参照图13来详细描述补偿编程操作(图10的s120)。补偿编程操作s120可包括加载将被执行补偿编程和补偿编程电压施加操作s122的目标单元的数据的操作s121。可通过重新加载在页缓冲器的所选择页中最后使用的外部数据来执行目标单元数据加载操作s121。例如，可使用多个逻辑数据对所选择页进行编程。将描述按tlc方式执行的编程操作的示例。[表1]状态pv7lat11lat20lat31在tlc编程操作中，存储单元的状态可被划分成擦除状态和第一编程状态至第七编程状态。擦除状态是指阈值电压最低的状态。第一编程状态是指其中在编程状态高于擦除状态的编程状态的阈值电压之中阈值电压最低的状态。阈值电压从第一编程状态向着第七编程状态逐渐增大。在“表1”中，术语“pv7”是指第七编程状态。根据从外部装置输入的逻辑数据，所选择页的所选择存储单元中的每个可保持擦除状态或被编程为第一编程状态至第七编程状态中的任一个。在所选择存储单元之中，被编程为第七编程状态pv7的存储单元具有最差的保持特性，因为这些存储单元的阈值电压最高。因此，如果已经完成对将被编程为第一编程状态至第七编程状态的存储单元的主编程操作，则可选择性地仅对被编程为第七编程状态pv7的存储单元执行补偿编程操作。例如，在对将被编程为第七编程状态pv7的存储单元的主编程操作期间，数据“0”可只输入到与将被编程为第七编程状态pv7的存储单元的列对应的页缓冲器，并且数据“1”可输入其它页缓冲器。这里，术语“数据”是指输入到页缓冲器中包括的多个锁存器lat1至lat3之中的与位线联接的锁存器的数据。第三锁存器lat3中存储的数据可根据主编程操作期间执行的验证操作的结果而改变。例如，如果对将被编程为第七编程状态pv7的存储单元的验证操作已经通过，则与对应存储单元联接的锁存器的数据都变成1。然而，原始数据被保持在每个页缓冲器中包括的其它锁存器中。例如，当与第七编程状态pv7对应的主编程操作已经完成时，没有更多将执行的操作。因此，用于与第七编程状态pv7对应的编程操作的外部数据可被保持在每个页缓冲器的锁存器中。因此，可通过将页缓冲器中保持的原始数据发送到与相应位线联接的锁存器并且根据发送到位线的数据调节位线的电压来执行补偿编程操作。在补偿编程操作期间，施加到所选择字线的补偿编程电压vpgm_c可以是等于或低于主编程操作中使用的编程电压vpgm之中的最高电压的正电压。图14和图15是例示根据本公开的一个实施方式的在编程操作期间存储单元的阈值电压分布的示图。参照图14，在tlc编程操作期间，当如上所述执行补偿编程操作时，被编程为第七编程状态pv7的存储单元的阈值电压可增大。例如，因为只对被编程为第七编程状态pv7的存储单元选择性地执行补偿编程操作，所以被编程为第一编程状态pv1至pv6的存储单元的阈值电压可保持在当主编程操作完成时形成的阈值电压分布。换句话讲，被编程为最高有效编程状态的存储单元被设置成在主编程操作中被编程为最高编程状态的存储单元。也就是说，在一个实施方式中，选择性增大保持特性差的被编程为第七编程状态pv7的存储单元的阈值电压。因此，虽然被编程为第七编程状态pv7的存储单元的阈值电压在编程操作已经完成之后减小，但可防止甚至读电压也减小的现象。参照图15，还可在mlc编程操作中执行上述补偿编程操作。因为在mlc编程操作中第三编程状态pv3处于最高编程状态，所以可只对编程为第三编程状态pv3的存储单元选择性地执行补偿编程操作。可通过补偿编程操作来增大仅被编程为第三编程状态pv3的存储单元的阈值电压。上述补偿编程操作可应用于其中多个逻辑数据被编程在一个存储单元中的操作(诸如qlc编程操作)以及mlc编程操作和tlc编程操作。图16是用于描述包括图2中示出的半导体存储装置的存储系统的实施方式的框图。参照图16，存储系统30000可以在蜂窝电话、智能电话、平板pc、个人数字助理(pda)或无线通信装置中实施。存储系统30000可包括半导体存储装置1100和能够控制半导体存储装置1100的操作的存储控制器1200。存储控制器1200可在处理器3100的控制下控制半导体存储装置1100的数据访问操作，例如，编程操作、擦除操作或读操作。半导体存储装置1100中编程的数据可在存储控制器1200的控制下通过显示器3200输出。无线电收发器3300可通过天线ant来交换无线信号。例如，无线电收发器3300可将通过天线ant接收的无线信号变成可在处理器3100中处理的信号。因此，处理器3100可处理从无线电收发器3300输出的信号并且将处理后的信号发送到存储控制器1200或显示器3200。存储控制器1200可将处理器3100处理的信号编程到存储装置1100。此外，无线电收发器3300可将从处理器3100输出的信号变成无线信号，并且将改变后的无线信号通过天线ant输出到外部装置。输入装置3400是可用于输入用于控制处理器3100的操作的控制信号或要由处理器3100处理的数据的装置。输入装置3400可通过诸如触摸板和计算机鼠标、键板或键盘的指向装置来实施。处理器3100可控制显示器3200的操作以使得从存储控制器1200输出的数据、从无线电收发器3300输出的数据或从输入装置3400输出的数据通过显示器3200输出。根据一个实施方式，能够控制半导体存储装置1100的操作的存储控制器1200可被实施为处理器3100的一部分或者与处理器3100分开设置的芯片。图17是用于描述包括图2中示出的半导体存储装置的存储系统的一个实施方式的框图。参照图17，存储系统40000可在个人计算机、平板pc、网本、电子阅读器、个人数字助理(pda)、便携式多媒体播放器(pmp)、mp3播放器或mp4播放器中实施。存储系统40000可包括半导体存储装置1100和能够控制半导体存储装置1100的数据处理操作的存储控制器1200。处理器4100可根据从输入装置4200输入的数据，通过显示器4300来输出存储在半导体存储装置1100中的数据。例如，输入装置4200可通过诸如触摸板或计算机鼠标、键板或键盘的指向装置来实施。处理器4100可控制存储系统40000的整体操作并且控制存储控制器1200的操作。根据一个实施方式，能够控制半导体存储装置1100的操作的存储控制器1200可被实施为处理器4100的一部分或者与处理器4100分开设置的芯片。图18是用于描述包括图2中示出的半导体存储装置的存储系统的一个实施方式的框图。参照图18，存储系统50000可在图像处理装置(例如，数字相机、设置有数字相机的便携式电话、设置有数字相机的智能电话、或设置有数字相机的平板pc)中实施。存储系统50000可包括半导体存储装置1100和能够控制半导体存储装置1100的数据处理操作(例如，编程操作、擦除操作或读操作)的存储控制器1200。存储系统50000的图像传感器5200可将光学图像转换成数字信号。转换后的数字信号可被传输到处理器5100或存储控制器1200。在处理器5100的控制下，转换后的数字信号可通过显示器5300输出或者通过存储控制器1200存储在存储装置1100中。此外，半导体存储装置1100中存储的数据可在处理器5100或存储控制器1200的控制下通过显示器5300输出。根据一个实施方式，能够控制半导体存储装置1100的操作的存储控制器1200可以被实施为处理器5100的一部分或者与处理器5100分开设置的芯片。图19是用于描述包括图2中示出的半导体存储装置的存储系统的实施方式的框图。参照图19，存储系统70000可在存储卡或智能卡中实施。存储系统70000可包括半导体存储装置1100、存储控制器1200和卡接口7100。存储控制器1200可控制半导体存储装置1100和卡接口7100之间的数据交换。根据一个实施方式，卡接口7100可以是安全数字(sd)卡接口或多媒体卡(mmc)接口，但不限于此。卡接口7100可根据主机60000的协议用接口进行主机60000和存储控制器1200之间的数据交换。根据一个实施方式的卡接口7100可支持通用串行总线(usb)协议和芯片间(ic)-usb协议。这里，卡接口可以是指能够支持供主机60000使用的协议的硬件、安装在硬件中的软件或信号传输方法。当存储系统70000连接到诸如pc、平板pc、数字相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒之类的主机60000的主机接口6200时，主机接口6200可在微处理器6100的控制下通过卡接口7100和存储控制器1200与半导体存储装置1100执行数据通信。本公开可提高半导体存储装置的编程操作的可靠性和半导体存储装置的保持特性。本文中已经公开了实施方式的示例，并且虽然采用了具体术语，但这些术语仅被用于并且被解释为一般描述性含义而非出于限制目的。在一些情形下，如提交本申请时的本领域普通技术人员将清楚的，除非另外具体指明，否则关于特定实施方式描述的特征、特性和/或元件可单独地或与关于其它实施方式描述的特征、特性和/或元件组合地使用。因此，本领域的技术人员应该理解，可在不脱离所附权利要求所阐述的本公开的精神和范围的情况下，进行形式和细节上的各种改变。相关申请的交叉引用本申请要求2016年12月29日在韩国知识产权局提交的韩国专利申请no.10-2016-0182696的优先权，该专利申请的全部公开以引用方式并入本文。当前第1页12