本发明是关于一种记忆体电路、快闪记忆体装置及其操作方法。
背景技术：
快闪式记忆体(Flash Memory)，是一种非挥发性的记忆体，允许在操作中被反复抹除或写入数据。这种科技被广泛应用于一般性数据储存，以及在计算机与其他数字产品间交换传输数据，如记忆卡与随身盘等。
举例来说，电阻式记忆体即为一种非挥发性的储存单元。电阻式记忆体可透过变化电阻的状态储存数据，而非透过变化电荷容量来储存数据。电阻式记忆体的电阻可根据施加的电压而产生变化，从而储存数据。对此，电阻式记忆体在记忆体领域中扮演重要的角色。然而，现今电阻式记忆体的制造技术及其操作稳定性仍是电阻式记忆体技术领域中需要改进的方向。
技术实现要素：
本揭露内容的一实施方式是关于一种非挥发性记忆体，其特征在于，包含第一记忆单元、第二记忆单元以及隔离晶体管。第一记忆单元包含互相电性连接的第一双极性阻变式晶体管与第一控制晶体管，其中第一双极性阻变式晶体管电性连接至字符线定址驱动电路，第一控制晶体管电性连接至控制线定址驱动电路，且当控制线定址驱动电路驱动第一控制晶体管时，第一双极性阻变式晶体管透过第一控制晶体管接收来自位线定址驱动电路的第一电流。第二记忆单元包含互相电性连接的第二双极性阻变式晶体管与第二控制晶体管，其中第二双极性阻变式晶体管电性连接至字符线定址驱动电路，第二控制晶体管电性连接至控制线定址驱动电路，且当控制线定址驱动电路驱动第二控制晶体管时，第二双极性阻变式晶体管透过第二控制晶体管接收来自位线定址驱动电路的第二电流。隔离晶体管耦接于第一记忆单元与第二记忆单元之间，用以使第一记忆单元与第二记忆单元互相电性隔离。
于部分实施方式中，非挥发性记忆体还包含鳍片结构。鳍片结构沿一方向延伸，其中第一控制晶体管、第一双极性阻变式晶体管、隔离晶体管、第二双极性阻变式晶体管以及第二控制晶体管沿该方向依序排列，且第一控制晶体管、第一双极性阻变式晶体管、隔离晶体管、第二双极性阻变式晶体管以及第二控制晶体管的栅极结构位于鳍片结构内。
于部分实施方式中，隔离晶体管具有栅极端，且栅极端经由地线电性连接于接地线定址驱动电路。
于部分实施方式中，隔离晶体管包含栅极结构，且非挥发性记忆体还包含一层间介电质(inter-layer dielectric；ILD)层。层间介电质层覆盖在隔离晶体管的栅极结构上，以使隔离晶体管的栅极端具有浮动(floating)电位。
本揭露内容的一实施方式是提供一种非挥发性记忆体，其特征在于，包含第一双极性阻变式晶体管、第一控制晶体管、第二双极性阻变式晶体管、第二控制晶体管、可包含但不限于隔离区域。第一双极性阻变式晶体管具有第一源极/漏极端以及第二源极/漏极端。第一控制晶体管电性连接于第一位线与第一双极性阻变式晶体管的第一源极/漏极端之间，以使第一双极性阻变式晶体管透过第一控制晶体管电性连接至第一位线。第二双极性阻变式晶体管具有第三源极/漏极端以及第四源极/漏极端。第二控制晶体管电性连接于第二位线与第二双极性阻变式晶体管的第四源极/漏极端之间，以使第二双极性阻变式晶体管透过第二控制晶体管电性连接至第二位线。隔离区域配置于第一双极性阻变式晶体管与第二双极性阻变式晶体管之间，用以使第一记忆单元与第二记忆单元互相电性隔离。
于部分实施方式中，非挥发性记忆体还包含鳍片结构。鳍片结构沿方向延伸，其中第一控制晶体管、第一双极性阻变式晶体管、该隔离晶体管、第二双极性阻变式晶体管以及第二控制晶体管的栅极结构沿该方向依序排列在鳍片结构上，且隔离区域位于鳍片结构之间。
本揭露内容的一实施方式是提供一种非挥发性记忆体，其特征在于，包含第一阻变式晶体管、第一控制晶体管、第二阻变式晶体管、第二控制晶体管以及隔离晶体管。第一阻变式晶体管具有第一源极/漏极(source/drain；S/D)端以及第二源极/漏极端。第一控制晶体管电性连接于第一位线与第一阻变式晶体管的第一源极/漏极端之间，以使第一阻变式晶体管透过第一控制晶体管电性连接至第一位线。第二阻变式晶体管具有第三源极/漏极端以及第四源极/漏极端。第二控制晶体管电性连接于第二位线与第二阻变式晶体管的第四源极/漏极端之间，以使第二阻变式晶体管透过第二控制晶体管电性连接至第二位线。隔离晶体管耦接于第一阻变式晶体管的第二源极/漏极端与第二阻变式晶体管的第四源极/漏极端之间。
于部分实施方式中，第一位线以及第二位线电性连接于位线定址驱动电路，第一双极性阻变式晶体管具有第一栅极端，第二双极性阻变式晶体管具有第二栅极端，且非挥发性记忆体还包含第一字符线以及第二字符线。第一字符线用以使第一双极性阻变式晶体管的第一栅极端电性连接于字符线定址驱动电路，第一双极性阻变式晶体管的电阻值是透过位线定址驱动电路与字符线定址驱动电路施加在第一双极性阻变式晶体管上的电压差或通过的电流值而具有两种以上的稳定状态。第二字符线用以使第二双极性阻变式晶体管的第二栅极端电性连接于字符线定址驱动电路，其中第二双极性阻变式晶体管的电阻值是透过位线定址驱动电路与字符线定址驱动电路施加在第二双极性阻变式晶体管上的电压差或通过的电流值而具有两种以上的稳定状态。
于部分实施方式中，第一双极性阻变式晶体管包含第一源极/漏极(source/drain；S/D)端、第二源极/漏极端、通道以及栅极结构，第一源极/漏极(source/drain；S/D)端和第二源极/漏极端之间为可控制电流导通的通道，栅极结构包含一对间隙物、栅极金属层、高介电(high k)材料层、半导体氧化物层以及阻障层。栅极金属层设置于该对间隙物之间并位于通道之上。高介电材料层设置于该对间隙物之间并位于通道与栅极金属层之间。半导体氧化物层设置于该对间隙物之间并位于高介电材料层与通道之间。阻障层设置于该对间隙物之间并位于高介电材料层与栅极金属层之间。
本揭露内容的一实施方式是提供一种非挥发性记忆体的操作方法，其特征在于，包含以下步骤。透过第一控制线以及第一位线驱动并导通第一记忆单元的第一控制晶体管。将第一电流自位线定址驱动电路透过第一控制晶体管以及第一位线输入至第一记忆单元的第一双极性阻变式晶体管。经由位线定址驱动电路选定第一位线以及经由字符线定址驱动电路选定第一字符线，施加偏压于第一双极性阻变式晶体管。
于部分实施方式中，操作方法还包含以下步骤。透过第二控制线以及第二位线驱动并导通第二记忆单元的第二控制晶体管。将第二电流自位线定址驱动电路透过第二控制晶体管以及第二位线输入至第二记忆单元的第二双极性阻变式晶体管。经由位线定址驱动电路选定第二位线以及经由字符线定址驱动电路选定第二字符线，施加偏压于第二双极性阻变式晶体管。透过关闭隔离晶体管的通道，电性隔离第一双极性阻变式晶体管与第二双极性阻变式晶体管。
于部分实施方式中，操作方法还包含以下步骤。施加第一偏压于第一双极性阻变式晶体管，以使第一双极性阻变式晶体管的电阻值为第一状态。施加第二偏压于第一双极性阻变式晶体管，以使第一双极性阻变式晶体管的电阻值自第一状态改变为第二状态。
于部分实施方式中，操作方法还包含以下步骤。经由位线定址驱动电路选定第一位线以及经由字符线定址驱动电路选定第一字符线，产生通过第一双极性阻变式晶体管的电流，以判断第一双极性阻变式晶体管的电阻值是为第一状态或第二状态。
附图说明
图1A为根据本揭露内容的第一实施方式绘示记忆体装置的记忆体电路的等效电路图；
图1B为对应图1A的第一记忆单元、隔离晶体管以及第二记忆单元的结构的剖面示意图；
图1C、图1D以及图1E绘示图1B的第一双极性阻变式晶体管的放大示意图；
图1F绘示双极性(bipolar)电阻式记忆体于操作时的电流电压图；
图1G绘示单极性(unipolar)电阻式记忆体于操作时的电流电压图；
图1H绘示第一双极性阻变式晶体管于操作时的电流电压图；
图2A为根据本揭露内容的第二实施方式绘示记忆体装置的记忆体电路的等效电路图；
图2B为对应图2A的第一记忆单元、隔离晶体管以及第二记忆单元的结构的剖面示意图；
图3A为根据本揭露内容的第三实施方式绘示记忆体装置的记忆体电路的等效电路图；
图3B为对应图3A的第一记忆单元、介电绝缘结构以及第二记忆单元的结构的剖面示意图。
具体实施方式
以下揭示内容提供众多不同的实施例或实例以用于实施本案提供的标的物的不同特征。下文中描述组件及排列的特定实例以简化本揭示。这些组件及排列当然仅为实例，及不意欲进行限制。例如，在下文的描述中，第一特征在第二特征上方或之上的形成可包含其中第一特征与第二特征以直接接触方式形成的实施例，及亦可包含其中在第一特征与第二特征之间形成额外特征以使得第一特征与第二特征无法直接接触的实施例。此外，本揭示在多个实例中可重复元件符号及/或字母。此重复用于实现简化与明晰的目的，及其自身并不规定所论述的多个实施例及/或配置之间的关系。
此外，本案中可使用诸如“下方”、“上方”等等的空间相对术语在以便于描述，以描述一个元件或特征与另一或更多个元件或特征的关系，如附图中所图示。空间相对术语意欲包含在使用或操作中的装置除附图中绘示的定向以外的不同定向。设备可经定向(旋转90度或其他定向)，及本案中使用的空间相对描述词同样可相应地进行解释。
于本文中，当一元件被称为“连接”或“耦接”时，可指“电性连接”或“电性耦接”。“连接”或“耦接”亦可用以表示二或多个元件间相互搭配操作或互动。此外，虽然本文中使用“第一”、“第二”、…等用语描述不同元件，该用语仅是用以区别以相同技术用语描述的元件或操作。除非上下文清楚指明，否则该用语并非特别指称或暗示次序或顺位，亦非用以限定本发明。
本揭示是关于但并非限于场效晶体管装置。于本文中，所述的场效晶体管装置例如可以式鳍式场效晶体管装置(FinFET)装置。鳍式场效晶体管装置例如可为互补金属氧化物半导体(CMOS)装置，CMOS装置包含P型金属氧化物半导体(PMOS)鳍式场效晶体管装置及N型金属氧化物半导体(NMOS)鳍式场效晶体管装置。
请同时参照图1A以及图1B，图1A为根据本揭露内容的第一实施方式绘示记忆体装置100的记忆体电路100A的等效电路图，而图1B为对应图1A的第一记忆单元110、隔离晶体管130以及第二记忆单元120的结构的剖面示意图。本揭露内容的记忆体电路100A可以是使用双极性阻变式晶体管所成的电阻式记忆体(Bipolar Resistive Random Access Memory；RRAM)电路。此外，本揭露内容的记忆体电路100A可应用为一种非挥发性记忆体。换言之，本揭露内容的记忆体电路100A也可应用为一种快闪式记忆体装置。记忆体电路包含晶体管阵列，其中此晶体管阵列是配置为由行与列所成的阵列。为了不使附图过于复杂，图1A仅绘示两列的晶体管，且每一列的晶体管数量为五个，然而，其非用以限定本揭露内容，于其他实施方式中，晶体管阵列可采如图1A的晶体管配置并延伸配置更多的晶体管。
如图1A所示，记忆体装置100包含第一记忆单元110、第二记忆单元120以及隔离晶体管130，且第一记忆单元110、第二记忆单元120以及隔离晶体管130可经配置成为记忆体电路100A。第一记忆单元110包含互相电性连接的第一双极性阻变式晶体管112以及第一控制晶体管114，第二记忆单元120包含互相电性连接的第二双极性阻变式晶体管122以及第二控制晶体管124，而隔离晶体管130耦接于第一记忆单元110与第二记忆单元120之间，其中隔离晶体管130可用以使第一记忆单元110与第二记忆单元120互相电性隔离。以下将先对第一记忆单元110、第二记忆单元120以及隔离晶体管130的结构做说明。
如图1B所示，记忆体装置100包含基板200、多个栅极结构224、226、228、230、232、多个导电接头234、236、238、240、242、244以及层间介电质(inter-layer dielectric；ILD)层246。基板200包含沿方向X延伸的鳍片结构210以及抗击穿阻挡(punch through stopper)层，其中鳍片结构210位在抗击穿阻挡层上。鳍片结构210可为绝缘层覆上硅(SOI wafer)、固有硅层(Si wafer)、磊晶硅层(epied Si)、磊晶锗层(epied Ge)、磊晶硅锗层(epied SiGe)、磊晶碳化硅层(epied SiC)、磊晶锡锗层(epied GeSn)，或者是被n型掺杂剂或p型掺杂剂掺杂所形成的区域。鳍片结构210具有源极/漏极区域212、214、216、218、220、222，且源极/漏极区域212、214、216、218、220、222可包含轻掺杂源极/漏极特征以及重掺杂源极/漏极。举例来说，源极/漏极区域212、214、216、218、220、222可于形成过程中引入掺杂物，其中掺杂物包含p型掺杂物、n型掺杂物或其他合适的掺杂物。
栅极结构224、226、228、230、232、导电接头234、236、238、240、242、244以及层间介电质层246设置在基板200上并沿方向X排列。
导电接头234、236、238、240、242、244分别设置在源极/漏极区域212、214、216、218、220、222上，并分别电性连接于源极/漏极区域212、214、216、218、220、222。每一个导电接头234、236、238、240、242、244是可由多个层体形成。举例来说，导电接头234包含第一保护层248、第一阻障层250以及第一导电填充物252。于导电接头234的结构中，第一阻障层250包覆第一导电填充物252，而第一保护层248包覆第一阻障层250。导电接头234、236、238、240、242、244的侧壁可由层间介电质层246包覆。第一导电填充物252的材料可以是金属，例如钨(tungsten)、二硫化钨(tungsten disulfide)、钛(Ti)、钛化氮(TiN)、铊(Ta)、铊化氮(TaN)、氮化钨(tungsten nitride)、钴(cobalt)、钴硫化物(cobalt sulfide)、钴氮化物(cobalt nitride)或其组合。
栅极结构224、226、228、230、232设置在鳍片结构210上，并与导电接头234、236、238、240、242、244沿方向X交错排列。此外，栅极结构224、226、228、230、232下方的鳍片结构210可视作为通道区。举例来说，在鳍片结构210中，位于栅极结构224下方且位于源极/漏极区域212与214之间的区域可以是通道区。
每一个栅极结构224、226、228、230、232可以是采高介电材料与金属栅极(High k-Metal-Gate；HKMG)的架构配置。举例来说，栅极结构224包含一对间隙物253A、253B、半导体氧化物层254、高介电(high k)材料层256、第二阻障层258、功函数金属层260、第二保护层262、第三阻障层264以及第二导电填充物266。
间隙物253A、253B设置在鳍片结构210上，并用以于其之间定义出可填充层体的空间，例如半导体氧化物层254、高介电材料层256、第二阻障层258、功函数金属层260、第二保护层262、第三阻障层264以及第二导电填充物266会位于间隙物253A与253B之间的空间。半导体氧化物层254设置于鳍片结构210上，其中半导体氧化物层254可做为栅极结构224的栅极氧化层。高介电材料层256设置于半导体氧化物层254上并由半导体氧化物层254包覆。第二阻障层258设置于高介电材料层256上并由高介电材料层256包覆。功函数金属层260设置于第二阻障层258上并由第二阻障层258包覆。第二保护层262、第三阻障层264以及第二导电填充物266设置在功函数金属层260上，并自间隙物253A与253B之间的空间延伸至层间介电质层246上。第二导电填充物266可做为栅极结构224的栅极金属层。
半导体氧化物层254的材料包含氮化硅(silicon nitride)、氮氧化硅(silicon oxynitride)、碳化硅(silicon carbide)、氧化硅(silicon oxide)、氮化硅碳(silicon carbon nitride)或其组合。高介电材料层256的材料包含氧化铪(hafnium oxide)、氧化锆(zirconium oxide)、氧化铝(aluminum oxide)、氧氮化硅(silicon oxynitride)、二氧化铪-氧化铝合金(hafnium dioxide-alumina alloy)、氧化铪硅(hafnium silicon oxide)、氧氮化铪硅(hafnium silicon oxynitride)、氧化铪钽(hafnium tantalum oxide)、氧化铪钛(hafnium titanium oxide)、氧化铪锆(hafnium zirconium oxide)或其组合。第二阻障层258的材料包含氮化钛(titanium nitride)、氮化钛铝(titanium nitrogen aluminide)、氮化钽(tantalum mononitride)、氮化钽铝(tantalum nitrogen aluminide或其组合。第二导电填充物266的材料可以是金属，例如钨(tungsten)、二硫化钨(tungsten disulfide)、钛(Ti)、钛化氮(TiN)、铊(Ta)、铊化氮(TaN)、氮化钨(tungsten nitride)、钴(cobalt)、钴硫化物(cobalt sulfide)、钴氮化物(cobalt nitride)或其组合。
上述鳍片结构210、源极/漏极区域212、214、216、218、220、222以及栅极结构224、226、228、230、232可对应形成第一控制晶体管114、第一双极性阻变式晶体管112、隔离晶体管130、第二双极性阻变式晶体管122以及第二控制晶体管124。
具体来说，源极/漏极区域214、216、栅极结构226以及栅极结构226下方的鳍片结构210可分别做为第一双极性阻变式晶体管112的第一源极/漏极端、第二源极/漏极端、第一栅极端以及第一通道。源极/漏极区域218、220、栅极结构230以及栅极结构230下方的鳍片结构210可分别做为第二双极性阻变式晶体管122的第三源极/漏极端、第四源极/漏极端、第二栅极端以及第二通道。源极/漏极区域212、214、栅极结构224以及栅极结构224下方的鳍片结构210可分别做为第一控制晶体管114的第五源极/漏极端、第六源极/漏极端、第三栅极端以及第三通道。源极/漏极区域220、222、栅极结构232以及栅极结构232下方的鳍片结构210可分别做为第二控制晶体管124的第七源极/漏极端、第八源极/漏极端、第四栅极端以及第四通道。此外，源极/漏极区域216、218、栅极结构228以及栅极结构228下方的鳍片结构210可分别做为隔离晶体管130的第九源极/漏极端、第十源极/漏极端、第五栅极端以及第五通道。
透过上述配置，第一控制晶体管114、第一双极性阻变式晶体管112、隔离晶体管130、第二双极性阻变式晶体管122以及第二控制晶体管124可沿方向X依序排列。此外，做为第一控制晶体管114、第一双极性阻变式晶体管112、隔离晶体管130、第二双极性阻变式晶体管122以及第二控制晶体管124的栅极端的栅极结构224、226、228、230、232是也沿方向X依序排列在鳍片结构210上。换言之，第一控制晶体管114、第一双极性阻变式晶体管112、隔离晶体管130、第二双极性阻变式晶体管122以及第二控制晶体管124是共用同一个鳍片结构210。
于此配置下，第一控制晶体管114、第一双极性阻变式晶体管112、隔离晶体管130、第二双极性阻变式晶体管122以及第二控制晶体管124可以是透过相同制程来完成，从而减少制程中使用的光罩以及降低制程的成本。举例来说，在形成记忆体装置100的鳍片结构210之后，使用于第一控制晶体管114、第一双极性阻变式晶体管112、隔离晶体管130、第二双极性阻变式晶体管122以及第二控制晶体管124的栅极结构224、226、228、230、232可透过相同制程形成。对此，由于第一控制晶体管114、第一双极性阻变式晶体管112、隔离晶体管130、第二双极性阻变式晶体管122以及第二控制晶体管124可透过同一个鳍片结构210来形成，故可缩减记忆体装置100的尺寸，像是缩小记忆体装置100的体积。
每一对相邻的晶体管可透过其之间所对应的源极/漏极区域212、214、216、218、220、222互相电性连接。例如，如图1A所示，第一控制晶体管114的第六源极/漏极端S6电性连接于第一双极性阻变式晶体管112的第一源极/漏极端S1，第一双极性阻变式晶体管112的第二源极/漏极端S2电性连接于隔离晶体管130的第九源极/漏极端S9，隔离晶体管130的第十源极/漏极端S10电性连接于第二双极性阻变式晶体管122的第三源极/漏极端S3，第二双极性阻变式晶体管122的第四源极/漏极端S4电性连接于第二控制晶体管124的第七源极/漏极端S7，借以形成串联。
此外，记忆体装置100可还包含第一驱动器102、第二驱动器104、第三驱动器106、第一字符线WL1、第二字符线WL2、第一控制线CL1、第二控制线CL2、第一位线BL1、第二位线BL2、接地线GL。第一驱动器102可包含字符线定址驱动电路以及接地线定址驱动电路。第二驱动器104可包含控制线定址驱动电路。第三驱动器106可包含位线定址驱动电路以及感测放大器(Sense Amplifier)。
第一字符线WL1可电性连接于第一双极性阻变式晶体管112的第一栅极端G1，以使第一双极性阻变式晶体管112的第一栅极端G1可电性连接于第一驱动器102的字符线定址驱动电路。第二字符线WL2可电性连接于第二双极性阻变式晶体管122的第二栅极端G2，以使第二双极性阻变式晶体管122的第二栅极端G2可电性连接于第一驱动器102的字符线定址驱动电路。
第一控制线CL1可电性连接于第一控制晶体管114的第三栅极端G3，其用以使第一控制晶体管114的第三栅极端G3可电性连接于第二驱动器104的控制线定址驱动电路。第二控制线CL2可电性连接于第二控制晶体管124的第四栅极端G4，其用以使第二控制晶体管124的第四栅极端G4电性连接于第二驱动器104的控制线定址驱动电路。
第一位线BL1可电性连接于第一控制晶体管114的第五源极/漏极端S5，其用以使第一控制晶体管114的第五源极/漏极端S5可电性连接于第三驱动器106的位线定址驱动电路。第二位线BL2可电性连接于第二控制晶体管124的第八源极/漏极端S8，其用以使第二控制晶体管124的第八源极/漏极端S8可电性连接于第三驱动器106的位线定址驱动电路。
透过上述配置，每一个记忆单元可透过进行不同的操作来达到记忆功能。举例来说，第一记忆单元110中，第一双极性阻变式晶体管112的电阻值、导电率或流通的电流会根据施加在其上的电压差或通过的电流值而具有两种以上的稳定状态。进一步来说，第一双极性阻变式晶体管112的高介电材料层256(请见图1B)以及第二阻障层258(请见图1B)所共同衍生的电阻值、导电率或流通的电流可通过施加在其上的电压差或通过的电流值改变，使得此电阻值、导电率或流通的电流可存在两个或以上的稳定状态。因此，可通过在第一双极性阻变式晶体管112的栅极端与源极/漏极端之间施加电压差，来调整第一双极性阻变式晶体管112的流通的电流的数值。接着，可以此导通电流的数值来定义第一记忆单元110的状态。
举例来说，请看到图1C、图1D以及图1E，其绘示图1B的第一双极性阻变式晶体管112的放大示意图。如图1C所示，当第一双极性阻变式晶体管112的高介电材料层256以及第二阻障层258(请见图1B)的材料分别包含氧化铪(HfO2)以及氮化钛(TiN)的时候，所形成的高介电材料与金属栅极(HKMG)结构在制作完成后，可先进行“后金属退火”(post-metal anneal)步骤来修补结构内的介面所产生的缺陷。于后金属退火步骤中，氮化钛中的氮离子140会因为在高温环境中的浓度梯度有所不同而扩散至高介电材料层256中，导致在高介电材料层256中产生缺陷(vacancy)142与氧离子144(oxygen ions)对。
接着，如图1D所示，若在第一双极性阻变式晶体管112的栅极端施加正向偏压，则高介电材料层256中的氧离子144会因为电场驱使而被取出至第二阻障层258中。由于第二阻障层258对于氧离子144的固态溶解度较大，故可将氧离子144溶解并贮藏在其中。对此，留在高介电材料层256中的缺陷142将累积成导通熔丝(filament)，这将使得半导体氧化物层254的电阻值由大变小，此可称“low-resistance-state(LRS)”。
反之，如图1E所示，若在第一双极性阻变式晶体管112的栅极端施加逆向偏压，则此逆向偏压将会驱使贮藏在第二阻障层258的氧离子144被取出至往半导体氧化物层254移动，并会与存在在半导体氧化物层254的导通熔丝顶端的缺陷142再度复合。因此，导通熔丝的顶端会被截断，并使得半导体氧化物层254的电阻值由小转大，此可称“high-resistance-state(HRS)”。通过此机制，第一双极性阻变式晶体管112的高介电材料与金属栅极(HKMG)结构可透过其高介电材料层256以及第二阻障层258产生电阻式记忆体(RRAM)的特性。
进一步来说，请再看到图1F以及图1G，图1F绘示双极性(bipolar)电阻式记忆体于操作时的电流电压图，图1G绘示单极性(unipolar)电阻式记忆体于操作时的电流电压图。图1F以及图1G的横轴与纵轴分别表示电压与电流，其单位可以是任意单位(arbitrary unit)。电阻式记忆体存在两种操作机制，其一为双极性操作，另一为单极性操作。双极性操作与单极性操作的物理机制不相同。根据图1F以及图1G所绘的内容，在双极性操作中set/reset所施压的电压的极性相反(例如set为正，而reset就为负)，其主导的机制为介电层内的氧离子与氧空缺的复合。在单极性操作中，set/reset所施加的电压的极性为同向(亦即都为正或都为负)，而其主导的机制为“焦耳热熔断灯丝”。
因此，依据图1C、图1D以及图1E所述的机制，第一记忆单元110可视为一种双极性(bipolar)电阻式记忆体，其第一双极性阻变式晶体管112于操作时的电压电流图可如图1H所示，图1H绘示第一双极性阻变式晶体管112于操作时的电流电压图。图1H的横轴与纵轴分别表示栅极-漏极电压以及栅极电流，其单位可以是任意单位(arbitrary unit)，其中纵轴为对数尺度。
上述对第一记忆单元110的操作可包含set、reset、read、forming四种操作或其组合。在未对第一记忆单元110进行操作之前，可先做出如下的定义：在未执行任何操作的第一记忆单元110的第一双极性阻变式晶体管112施加一个固定偏压条件的时候，此固定偏压条件不会改变第一记忆单元110的第一双极性阻变式晶体管112的状态，且此时所量得的导通电流是为参考电流值。
接着，如施加某一操作，当改变第一记忆单元110的第一双极性阻变式晶体管112的状态，使得第一记忆单元110的第一双极性阻变式晶体管112的导通电流相对参考电流值为小时，则定义此状态为0。相对地，如施加某一操作，当改变第一记忆单元110的第一双极性阻变式晶体管112的状态，使得第一记忆单元110的第一双极性阻变式晶体管112的导通电流相对参考电流值为大时，则定义此状态为1。0或1的定义是为了辨别第一记忆单元110所储存的相对状态，其可为两个或两个以上的稳定状态。
对于set、reset、read、forming四种操作模式而言，reset是指可将第一记忆单元110操作到储存状态为0，set是指可将第一记忆单元110操作到储存状态为1，read是指可将第一记忆单元110储存的状态(0或1)读出。forming是指可将第一记忆单元110设定到可供储存并操作的状态。各操作模式的说明分述如下。
如欲开始操作第一记忆单元110时，可先执行forming操作来设定第一记忆单元110的状态为0或1。具体来说，可经由控制线定址驱动电路(设置于第二驱动器104内)以及位线定址驱动电路(设置于第三驱动器106内)分别选定与其电性连接的第一控制线CL1以及第一位线BL1，从而驱动并导通第一记忆单元110的第一控制晶体管114。通过驱动并导通第一控制晶体管114，第一双极性阻变式晶体管112可透过第一控制晶体管114电性连接至第一位线BL1。亦即，第一双极性阻变式晶体管112可透过第一控制晶体管114以及第一位线BL1接收来自位线定址驱动电路的电流，亦即，可透过第一控制晶体管114以及第一位线BL1将电流自位线定址驱动电路输入至第一双极性阻变式晶体管112。接着，可经由字符线定址驱动电路(设置于第一驱动器102内)以及位线定址驱动电路(设置于第三驱动器106内)分别选定与其电性连接的第一字符线WL1以及第一位线BL1，并施加电流或电压组合于选定的这些线，使得第一记忆单元110的第一双极性阻变式晶体管112的状态可从未操作前的状态转换为0或1。
当欲执行reset操作于第一记忆单元110时，可先经由控制线定址驱动电路(设置于第二驱动器104内)以及位线定址驱动电路(设置于第三驱动器106内)分别选定与其电性连接的第一控制线CL1以及第一位线BL1，从而驱动并导通第一记忆单元110的第一控制晶体管114。接着，再经由字符线定址驱动电路(设置于第一驱动器102内)以及位线定址驱动电路(设置于第三驱动器106内)分别选定与其电性连接的第一字符线WL1以及第一位线BL1，并施加电流或电压组合于选定的这些线，使得第一记忆单元110的第一双极性阻变式晶体管112的状态可从reset前的状态转变状态0。
当欲执行set操作于第一记忆单元110时，可先经由控制线定址驱动电路(设置于第二驱动器104内)以及位线定址驱动电路(设置于第三驱动器106内)分别选定与其电性连接的第一控制线CL1以及第一位线BL1，从而驱动并导通第一记忆单元110的第一控制晶体管114。接着，再经由字符线定址驱动电路(设置于第一驱动器102内)以及位线定址驱动电路(设置于第三驱动器106内)分别选定与其电性连接的第一字符线WL1以及第一位线BL1，并施加电流或电压组合于选定的这些线，使得第一记忆单元110的第一双极性阻变式晶体管112的状态可从set前的状态转变状态1。
当欲执行read操作于第一记忆单元110并读取第一记忆单元110的资讯时，可先经由控制线定址驱动电路(设置于第二驱动器104内)以及位线定址驱动电路(设置于第三驱动器106内)分别选定与其电性连接的第一控制线CL1以及第一位线BL1，从而驱动并导通第一记忆单元110的第一控制晶体管114。接着，再经由字符线定址驱动电路(设置于第一驱动器102内)以及位线定址驱动电路(设置于第三驱动器106内)分别选定与其电性连接的第一字符线WL1以及第一位线BL1，依据所施加的电压差或电流大小决定储存在第一记忆单元110的第一双极性阻变式晶体管112的电阻值，其中所施加的电压、电流或其组合不会改变原存在第一双极性阻变式晶体管112的电阻值。设置于第三驱动器106内的感测放大器可依据第一双极性阻变式晶体管112的电阻值大小，判断出第一双极性阻变式晶体管112的状态是在0或1。
于上述操作中，未被选定的位线、控制线或字符线可接地或浮接(floating)。第二记忆单元120的操作方式可与第一记忆单元110的操作方式雷同，在此不再赘述。此外，接地线GL可电性连接于隔离晶体管130的第五栅极端G5，其用以使隔离晶体管130的第五栅极端G5电性连接于第一驱动器102的接地线定址驱动电路。
当记忆体电路100A透过第一记忆单元110以及第二记忆单元120进行写入或读取的时候，耦接于第一记忆单元110与第二记忆单元120之间的隔离晶体管130可用以使第一记忆单元110与第二记忆单元120互相电性隔离。
举例来说，由于隔离晶体管130的第五栅极端G5是电性连接于第一驱动器102的接地线定址驱动电路，故隔离晶体管130的第五栅极端G5的电位可视为接地。于此配置下，隔离晶体管130不会被导通，亦即，未被导通的隔离晶体管130可电性隔离其第九源极/漏极端S9与第十源极/漏极端S10之间的电流。亦即，未被导通的隔离晶体管130可视为关闭其通道，从而阻挡自第九源极/漏极端S9流向第十源极/漏极端S10的电流或阻挡自第十源极/漏极端S10流向第九源极/漏极端S9的电流。也因此，隔离晶体管130亦将第一记忆单元110的第一双极性阻变式晶体管112的第二源极/漏极端S2与第二记忆单元120的第二双极性阻变式晶体管122的第三源极/漏极端S3互相电性隔离，从而防止第一记忆单元110与第二记忆单元120之间有漏电流产生。举例来说，可能会有预期外的溜径电流(sneak current)自第一控制晶体管114透过第一字符线WL1流入别列的晶体管，并再透过第二字符线WL2流入第二双极性阻变式晶体管122。对此，当配置于第一控制晶体管114与第二双极性阻变式晶体管122之间的隔离晶体管130为导通时，如此的溜径电流在进入第二双极性阻变式晶体管122之后将可能会回流至第一控制晶体管114，而形成漏电流。然而，当隔离晶体管130如同前述的方式关闭其通道区时，即可抑制此溜径电流自第二双极性阻变式晶体管122回流至同列的第一控制晶体管114。
此外，可以设置超过一对记忆单元于记忆体电路100A之中。例如图1A中的记忆体电路100A设置了两对记忆单元，且每一对记忆单元之间设置有隔离晶体管。透过设置超过一对记忆单元于记忆体电路100A之中，可在记忆体电路100A之中形成记忆体阵列。
请再看到图2A及图2B，图2A为根据本揭露内容的第二实施方式绘示记忆体装置300的记忆体电路300A的等效电路图，而图2B为对应图2A的第一记忆单元110、隔离晶体管130以及第二记忆单元120的结构的剖面示意图。为了不使附图过于复杂，图2A仅绘示两列的晶体管，且每一列的晶体管数量为五个，然而，其非用以限定本揭露内容，于其他实施方式中，晶体管阵列可采如图2A的晶体管配置并延伸配置更多的晶体管。本实施方式与第一实施方式的至少一个差异点在于，本实施方式的记忆体装置300的层间介电质层246会覆盖在隔离晶体管130的栅极结构228上，以使隔离晶体管130的第五栅极端G5具有浮动电位。
在隔离晶体管130的第五栅极端G5是具有浮动电位的情况下，隔离晶体管130不会被导通，故其可达到将第一双极性阻变式晶体管112的第二源极/漏极端S2电性隔离于第二双极性阻变式晶体管122的第三源极/漏极端S3的效果，从而防止第一记忆单元110与第二记忆单元120之间有漏电流产生。也就是说，可如同前述的方式，抑制溜径电流自第二记忆单元120回流至同列的第一记忆单元110。此外，本实施方式的记忆单元的操作方式可与第一实施方式雷同，在此不再赘述。
请再看到图3A及图3B，图3A为根据本揭露内容的第三实施方式绘示记忆体装置400的记忆体电路400A的等效电路图，而图3B为对应图3A的第一记忆单元110、介电绝缘结构270以及第二记忆单元120的结构的剖面示意图。为了不使附图过于复杂，图3A仅绘示两列的晶体管，且每一列的晶体管数量为五个，然而，其非用以限定本揭露内容，于其他实施方式中，晶体管阵列可采如图3A的晶体管配置并延伸配置更多的晶体管。本实施方式与第一实施方式的至少一个差异点在于，本实施方式的记忆体装置400还包含介电绝缘结构270，其中介电绝缘结构270配置于第一双极性阻变式晶体管112与第二双极性阻变式晶体管122之间。
配置于第一双极性阻变式晶体管112与第二双极性阻变式晶体管122之间的介电绝缘结构270可做为记忆体装置400内的隔离区域，并用以使第一双极性阻变式晶体管112电性隔离于第二双极性阻变式晶体管122。进一步来说，介电绝缘结构270是可设置以取代隔离晶体管130(请见图1B)，借以防止第一记忆单元110与第二记忆单元120之间有漏电流产生。也就是说，可如同前述的方式，抑制溜径电流自第二记忆单元120回流至同列的第一记忆单元110。介电绝缘结构270可视为浅沟隔离(shallow trench isolation；STI)结构，并设置在基板200以及鳍片结构210内且由层间介电质层246覆盖。介电绝缘结构270具有绝缘材料于其内，像是一或多层的氧化硅、氮化硅、氮氧化硅(SiON)、氮碳氧化硅(SiOCN)、氟掺杂硅酸盐玻璃(fluorine-doped silicate glass,FSG)或低k介电材料。
综上所述，本揭露内容的记忆体装置包含记忆体电路，其中记忆体电路可以是使用双极性阻变式晶体管所成的电阻式记忆体电路。记忆体装置包含第一记忆单元、第二记忆单元以及电性绝缘特征，其中电性绝缘特征耦接或位在第一记忆单元与第二记忆单元之间。第一记忆单元包含第一双极性阻变式晶体管以及第一控制晶体管，其中第一控制晶体管可控制第一双极性阻变式晶体管的导通与否。第二记忆单元包含第二双极性阻变式晶体管以及第二控制晶体管，其中第二控制晶体管可控制第二双极性阻变式晶体管的导通与否。第一双极性阻变式晶体管以及第二双极性阻变式晶体管可包含采高介电材料与金属栅极(High k-Metal-Gate；HKMG)的架构配置的栅极结构。当记忆体电路进行写入或读取的时候，电性绝缘特征可用以防止第一记忆单元与第二记忆单元之间有漏电流产生。举例来说，可如同前述的方式，抑制溜径电流自第二记忆单元回流至同列的第一记忆单元。
除此之外，第一控制晶体管、第一双极性阻变式晶体管、隔离晶体管、第二双极性阻变式晶体管以及第二控制晶体管的栅极结构可配置在同一个鳍片结构上。也就是说，第一控制晶体管、第一双极性阻变式晶体管、隔离晶体管、第二双极性阻变式晶体管以及第二控制晶体管可以是透过相同制程来完成，从而减少制程中使用的光罩以及降低制程的成本。
虽然本发明已以多种实施方式揭露如上，然其并非用以限定本发明，任何熟悉此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视所附的权利要求书所界定的范围为准。