本公开的各种实施方式涉及电子装置，更具体地，涉及一种半导体存储装置及其操作方法。
背景技术：
半导体存储装置分类为易失性存储装置和非易失性存储装置。
虽然读/写速度相对低，但是非易失性存储装置即使在电源中断时也能够保留存储在其中的数据。因此，当需要存储无论其是否连接到电源都必须被保留的数据时，使用非易失性存储装置。非易失性存储装置的代表性示例可包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变随机存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。闪速存储器被分类为NOR型和NAND型。
闪速存储器既具有数据是可编程且可擦除的RAM的优点，也具有即使在电力中断时也能够保留存储在其中的数据的ROM的优点。闪速存储器被广泛地用作诸如数码相机、个人数字助理(PDA)和MP3播放器这样的便携式电子设备的存储介质。
技术实现要素：
本公开的各种实施方式涉及一种能够提高其擦除操作的效率的半导体存储装置及其操作方法。
本公开的实施方式可提供一种半导体存储装置，该半导体存储装置包括：存储单元阵列，该存储单元阵列包括多个存储块；外围电路，该外围电路被配置成在擦除操作期间将擦除电压施加到所述多个存储块当中的被选存储块的源线和多条选择线；以及控制逻辑，该控制逻辑被配置成控制所述外围电路在所述擦除电压被施加到所述被选存储块之前在所述被选存储块中包括的多个源选择晶体管中的至少一个的下方的区域中形成陷阱。
本公开的实施方式可提供一种半导体存储装置，该半导体存储装置包括：存储串，该存储串包括串联联接在源线与位线之间的源选择晶体管、多个存储单元和漏选择晶体管；页缓冲器，该页缓冲器联接到所述位线；电压产生电路，该电压产生电路被配置成将第一源线控制电压和第二源线控制电压、预擦除电压和擦除电压施加到所述源线；以及地址解码器，该地址解码器被配置成将由所述电压产生电路产生的第一设置电压和第二设置电压施加到所述源选择晶体管。在将所述预擦除电压和所述擦除电压施加到所述源线之前，可将所述第一源线控制电压施加到所述源线，并且可将所述第一设置电压施加到所述源选择晶体管。
本公开的实施方式可提供一种操作半导体存储装置的方法，该方法包括以下步骤：通过将第一源线控制电压施加到多个存储块当中的被选存储块的源线并且通过将第一设置电压施加到所述被选存储块的多个源选择晶体管当中的设置在最外侧位置处的至少一个第一源选择晶体管，来在所述源选择晶体管下方的沟道区中形成界面陷阱；通过将第二源线控制电压施加到所述源线并且通过将第二设置电压施加到所述第一源选择晶体管和与所述第一源选择晶体管相邻的第二源选择晶体管，或者施加到所述第一源选择晶体管和与所述第一源选择晶体管相邻的存储单元，来去除积聚在所述沟道区中的空穴；以及通过将擦除电压施加到所述源线并且通过将所述被选存储块的字线从浮置状态控制为地电压状态，来擦除所述被选存储块。
附图说明
图1是例示根据本公开的实施方式的半导体存储装置的框图。
图2是例示图1中示出的存储单元阵列的实施方式的示图。
图3是例示根据本公开的实施方式的存储块中包括的存储串的立体图。
图4是例示图3中示出的存储串的电路图。
图5是例示图1中示出的控制逻辑的实施方式的框图。
图6是例示根据本公开的实施方式的半导体存储装置的操作的流程图。
图7是例示根据本公开的实施方式的半导体存储装置的操作的波形图。
图8是用于例示图7中示出的第一时间段中的操作的存储串的截面图。
图9是用于例示图7中示出的第二时间段中的操作的存储串的截面图。
图10是例示根据本发明的实施方式的包括图1中示出的半导体存储装置的存储系统的框图。
图11是例示根据本发明的实施方式的存储系统的框图。
图12是例示包括根据本发明的实施方式的存储系统的计算系统的框图。
具体实施方式
参照附图以及随后详细描述的示例性实施方式，本公开的优点和特征及其实现方法将变得清楚。然而，要注意到，本公开不限于以下实施方式，而是可按其它类型来实施。确切地，提供这些实施方式使得本公开将是彻底的和完全的，并且将本公开的技术精神充分地传达给本领域技术人员。
将理解的是，当一元件被称为“联接”或“连接”到另一元件时，该元件可直接联接或连接到所述另一元件，或者在它们之间也可存在中间元件。
图1是例示根据本公开的实施方式的半导体存储装置100的框图。
参照图1，半导体存储装置100可包括存储单元阵列110、地址解码器120、读/写电路130、控制逻辑140和电压产生电路150。
地址解码器120、读/写电路130和电压产生电路150可被限定为外围电路，其被配置成对存储单元阵列110执行擦除操作。
存储单元阵列110可包括多个存储块BLK1至BLKz。存储块BLK1至BLKz可通过字线WL与地址解码器120联接。存储块BLK1至BLKz可通过位线BL1至BLm与读/写电路130联接。存储块BLK1至BLKz中的每一个可包括多个存储单元。在实施方式中，存储单元可以是非易失性存储单元，并且具体地，存储单元可以是基于电荷捕获器件的非易失性存储单元。可将共同联接到每条字线的多个存储单元限定为一页。存储单元阵列110可包括多个页。存储单元阵列110的存储块BLK1至BLKz中的每一个可包括多个存储串。存储串中的每一个可包括串联联接在位线与源线之间的至少一个漏选择晶体管、多个存储单元和至少一个源选择晶体管。
地址解码器120可通过字线WL联接到存储单元阵列110。地址解码器120可响应于从控制逻辑140输出的地址信号ADDR和地址控制信号AD_signals而操作。地址解码器120可通过设置在半导体存储装置100中的输入/输出缓冲器(未示出)来接收地址信号ADDR。
可基于存储块来执行半导体存储装置100的擦除操作。在擦除操作期间，可同时擦除多个存储块BLK1至BLKz，或者可擦除存储块BLK1至BLKz中的至少一个。
当根据半导体存储装置的擦除操作请求而接收到地址信号ADDR时，地址信号ADDR可包括块地址。地址解码器120可响应于该块地址而选择至少一个存储块。
在擦除操作期间，地址解码器120可应用由电压产生电路150产生的第一设置电压Vset1和第二设置电压Vset2，以根据地址信号ADDR中包括的块地址来选择被选存储块的至少一条选择线，并且可将被选存储块的字线或选择线控制为浮置。
读/写电路130可包括多个页缓冲器PB1至PBm。多个页缓冲器PB1至PBm可通过多条对应的位线BL1至BLm联接到存储单元阵列110。在擦除操作期间，页缓冲器PB1至PBm可将被选存储块的位线BL1至BLm控制为浮置。
读/写电路130可响应于从控制逻辑140输出的缓冲器控制信号PB_signals而操作。
控制逻辑140可联接到地址解码器120、读/写电路130和电压产生电路150。控制逻辑140可通过半导体存储装置100的输入/输出缓冲器(未示出)来接收命令CMD。控制逻辑140可响应于命令CMD而控制半导体存储装置100的整体操作。
当输入与擦除操作对应的命令CMD时，控制逻辑140可生成并输出控制信号AD_signals、PB_signals和VG_signals，以便根据存储在控制逻辑140中的擦除算法来擦除至少一个被选存储块。
具体地，在擦除操作期间，控制逻辑140可生成并输出电压控制信号VG_signals，该电压控制信号VG_signals用于控制电压产生电路150产生要施加到被选存储块的选择线的第一设置电压Vset1和第二设置电压Vset2以及要施加到被选存储块的源线的第一源线控制电压Va和第二源线控制电压Vb，使得能够在被选存储块的选择晶体管下面的区域中形成界面陷阱。
在本公开的实施方式中，在擦除操作期间，控制逻辑140可控制读取/写电路130，使得要施加到源线的擦除电压Vera和预擦除电压Vepre也被施加到位线BL1至BLm。预擦除电压Vepre和擦除电压Vera可被施加到代替源线的位线BL1至BLm，或者可被同时施加到源线和位线BL1至BLm二者。
电压产生电路150可响应于从控制逻辑140输出的电压控制信号VG_signals而操作。
在擦除操作期间，电压产生电路150可在控制逻辑140的控制下产生要施加到被选存储块的选择线的第一设置电压Vset1和第二设置电压Vset2，并且依次产生要施加到存储单元阵列110的源线的第一源线控制电压Va和第二源线控制电压Vb、预擦除电压Vepre和擦除电压Vera，然后将它们提供到存储单元阵列110的源线。
图2是例示图1的存储单元阵列110的实施方式的示图。
参照图2，存储单元阵列110可包括多个存储块BLK1至BLKz。每个存储块可具有三维结构。每个存储块可包括堆叠在基板上的多个存储单元。存储单元沿着+X方向、+Y方向和+Z方向布置。随后将参照图3和图4来更详细地描述每个存储块的结构。
图3是例示根据本公开的存储块中包括的存储串的立体图。图4是例示图3中示出的存储串的电路图。
参照图3和图4，源线SL可形成在半导体基板(未示出)上。垂直沟道层SP可形成在源线SL上。垂直沟道层SP的上部可联接到对应的位线BL。垂直沟道层SP可由多晶硅制成。多个导电层SGS1、SGS2、SGS3、WL0至WLn、SGD3、SGD2和SGD1可按照每个导电层包围垂直沟道层SP的方式形成在垂直沟道层SP上的不同高度处。所述多个导电层SGS1、SGS2、SGS3、WL0至WLn、SGD3、SGD2和SGD1可沿着垂直沟道层SP以规则间隔分隔开。包括隧道绝缘层和电荷储存层的多层(未示出)可形成在垂直沟道层SP的表面上。该多层也可设置在垂直沟道层SP与导电层SGS1、SGS2、SGS3、WL0至WLn、SGD3、SGD2和SGD1之间。该多层可被形成为其中氧化物层、氮化物层和氧化物层依次堆叠的ONO结构。多个导电层WL0至WLn可被限定为与存储单元C0至Cn联接的字线。导电层SGS1、SGS2和SGS3可被限定为与源选择晶体管SST1、SST2和SST3联接的源选择线。导电层SGS1、SGS2和SGS3可被限定为与漏选择晶体管SDT1、SDT2和SDT3联接的漏选择线。
最下面的导电层可形成源选择线SGS1。最上面的导电层可形成漏选择线SGD1。设置在选择线SGS3和SGD3之间的导电层可形成相应的字线WL0至WLn。换句话说，导电层SGS1、SGS2、SGS3、WL0至WLn、SGD3、SGD2和SGD1可在半导体基板上形成为多层结构。穿过导电层SGS1、SGS2、SGS3、WL0至WLn、SGD3、SGD2和SGD1的垂直沟道层SP可垂直联接在半导体基板上形成的位线BL和源线SL。
漏选择晶体管SDT1至SDT3可形成在相应上导电层SGD1至SGD3的包围垂直沟道层SP的部分上。源选择晶体管SST1至SST3可形成在相应下导电层SGS1至SGS3的包围垂直沟道层SP的部分上。存储单元C0至Cn可形成在相应中间导电层WL0至WLn的包围垂直沟道层SP的部分上。
以这种方式，存储串可包括在源线SL与位线BL之间的与基板垂直联接的源选择晶体管SST1至SST3、存储单元C0至Cn和漏选择晶体管SDT1至SDT3。
在本公开的前述实施方式中，已经例示了设置三个源选择晶体管和三个漏选择晶体管的示例，但是注意到，源选择晶体管和漏选择晶体管的数目可改变。例如，可仅设置至少一个源选择晶体管和至少一个漏选择晶体管。
图5是例示图1的控制逻辑140的实施方式的框图。
参照图5，控制逻辑140可包括只读存储器(ROM)141、计数器142、内部控制信号生成电路143、电压产生控制电路144、地址解码器控制电路145和页缓冲器控制电路146。
ROM 141可存储用于执行半导体存储装置的整体操作的算法，并且将所执行的操作的算法数据Algo_DATA输出到内部控制信号生成电路143。要执行的操作可基于从外部装置(例如，与半导体存储装置联接的主机)输入的命令CMD。
计数器142可响应于使能信号EN而对内部时钟进行计数，并且生成并输出计数时钟count_CK。
内部控制信号生成电路143可响应于从ROM 141接收的算法数据Algo_DATA和从计数器142接收的计数时钟count_CK而生成并输出第一内部控制信号int_CS1至第五内部控制信号int_CS5。
电压产生控制电路144可分别响应于第一内部控制信号int_CS1至第三内部控制信号int_CS3而生成并输出第一控制信号VG_signals1、第二控制信号VG_signals2和第三控制信号VG_signals3。第一控制信号VG_signals1、第二控制信号VG_signals2和第三控制信号VG_signals3可以是图1的用于控制电压产生电路150的电压控制信号VG_signals中包括的信号。
电压产生控制电路144可包括选择线电压控制器144A、字线电压控制器144B和源线电压控制器144C。
选择线电压控制器144A可响应于第一内部控制信号int_CS1而生成并输出第一控制信号VG_signals1。第一控制信号VG_signals1可以是用于控制图1的电压产生电路150产生要施加到被选存储块的多条漏选择线和多条源选择线的电压(例如，第一设置电压Vset1和第二设置电压Vset2)的信号。
字线电压控制器144B可响应于第二内部控制信号int_CS2而生成并输出第二控制信号VG_signals2。第二控制信号VG_signals2可以是用于控制图1的电压产生电路150产生要施加到被选存储块的多条字线的电压的信号。
源线电压控制器144C可响应于第三内部控制信号int_CS3而生成并输出第三控制信号VG_signals3。第三控制信号VG_signals3可以是用于控制图1的电压产生电路150产生要施加到与存储单元阵列110联接的源线的电压(例如，第一源线控制电压Va和第二源线控制电压Vb、预擦除电压Vepre和擦除电压Vera)的信号。
地址解码器控制电路145可响应于第四内部控制信号int_CS4而生成并输出地址控制信号AD_signals。可使用地址控制信号AD_signals来控制图1中示出的地址解码器120。
页缓冲器控制电路146可响应于第五内部控制信号int_CS5而生成并输出缓冲器控制信号PB_signals。可使用缓冲器控制信号PB_signals来控制图1中示出的读/写电路130。
图6是例示根据本公开的实施方式的半导体存储装置的操作的流程图。
图7是例示根据本公开的实施方式的半导体存储装置的操作的波形图。
图8是用于例示图7中示出的第一时间段t1中的操作的存储串的截面图。
图9是用于例示图7中示出的第二时间段t2中的操作的存储串的截面图。
将参照图1至图9来描述根据本公开的实施方式的半导体存储装置的擦除操作。
在步骤S610中，当从外部装置输入用于擦除操作的命令CMD时，控制逻辑140控制外围电路(即，地址解码器120、读/写电路130和电压产生电路150)执行半导体存储装置100的擦除操作。
控制逻辑140的ROM 141响应于用于擦除操作的命令CMD而输出与擦除算法对应的算法数据Algo_DATA。内部控制信号生成电路143可响应于算法数据Algo_DATA和计数时钟count_CK而生成并输出第一内部控制信号int_CS1至第五内部控制信号int_CS5。电压产生控制电路144可响应于第一内部控制信号int_CS1至第三内部控制信号int_CS3而生成并输出第一控制信号VG_signals1、第二控制信号VG_signals2和第三控制信号VG_signals3。
在图7的第一时间段t1中，电压产生电路150可响应于第一控制信号VG_signals1、第二控制信号VG_signals2和第三控制信号VG_signals3而生成并输出将被施加到存储单元阵列110的源线SL的第一源线控制电压Va和将被施加到与多个源选择晶体管SST1至SST3当中的设置在最外侧位置处源选择晶体管SST1联接的源选择线SGS1的第一设置电压Vset1。在本公开的实施方式中，已经例示了第一设置电压Vset1被施加到单个源选择晶体管SST1的情况。然而，第一设置电压Vset1可被施加到设置在最外侧的两个源选择晶体管SST1和SST2或三个源选择晶体管SST1、SST2和SST3。第一源线控制电压Va可具有在约3V至约5V的范围内的电位电平。第一设置电压Vset1可具有在约0.1V至约0.5V的范围内的电位电平。
参照图8，可在垂直沟道层SP的表面上形成包括隧道绝缘层Tox、电荷储存层CTN和阻挡绝缘层Box的多层。也就是说，隧道绝缘层Tox、电荷储存层CTN和阻挡绝缘层Box可设置在垂直沟道层SP与导电层SGS1、SGS2、SGS3和WL0之间。在半导体存储装置的擦除操作期间，在第一时间段t1中，如果第一源线控制电压Va被施加到源线SL并且第一设置电压Vset1被施加到与最外侧源选择晶体管SST1联接的源选择线SGS1，则在步骤S620中，通过从垂直沟道层SP移至隧道绝缘层Tox的离子在垂直沟道层SP与隧道绝缘层Tox之间的界面区域中形成陷阱。空穴可以在垂直沟道层SP的位于第一源选择晶体管SST1下方的部分周围积聚。这里，可向源选择线SGS2和SGS3以及多条字线WL0至WLn施加0V，以便使源选择晶体管SST2和SST3以及存储单元C0至Cn保持在截止状态。
在图7的第二时间段t2中，电压产生电路150可响应于第一控制信号VG_signals1、第二控制信号VG_signals2和第三控制信号VG_signals3而生成并输出将被施加到存储单元阵列110的源线SL的第二源线控制电压Vb以及将被施加到与多个源选择晶体管SST1至SST3当中的设置在最外侧位置处的源选择晶体管SST1和SST2联接的源选择线SGS1和SGS2的第二设置电压Vset2。在实施方式中，第二设置电压Vset2可被施加到已经施加了第一设置电压Vset1的源选择晶体管SST1以及与源选择晶体管SST1相邻设置的源选择晶体管SST2。例如，在第一设置电压Vset1被施加到源选择晶体管SST1和SST2的情况下，第二设置电压Vset2可被施加到源选择晶体管SST1至SST3。在第一设置电压Vset1被施加到源选择晶体管SST1至SST3的情况下，第二设置电压Vset2可被施加到源选择晶体管SST1至SST3和存储单元C0。源选择晶体管SST1和SST2可通过第二设置电压Vset2而导通。第二设置电压Vset2可具有在约3V至约5V的范围内的电位电平。也就是说，第二设置电压Vset2是用于使源选择晶体管SST1和SST2导通的导通电压。第二源线控制电压Vb可以是0V的地电压。
参照图9，在第二时间段t2中，如果第二源线控制电压Vb被施加到源线SL，并且第二设置电压Vset2被施加到与源选择晶体管SST1和SST2联接的源选择线SGS1和SGS2，则在步骤S630中，通过施加有第二源线控制电压Vb的源线SL来去除积聚在第一源选择晶体管SST1下方的垂直沟道层SP周围的空穴。
在第三时间段t3中，地址解码器120响应于地址控制信号AD_signals而将字线WL0至WLn控制为浮置，并且读/写电路130响应于缓冲器控制信号PB_signals而将位线BL1至BLm控制为浮置。
在步骤S640中，在第三时间段t3中，电压产生电路150响应于第三控制信号VG_signals3而生成预擦除电压Vepre并且将其施加到源线SL。由于施加到源线SL的预擦除电压Vepre而在源选择晶体管SST1下方的垂直沟道层SP中产生栅致漏极泄漏(GIDL)电流，然后该GIDL电流沿着垂直沟道层SP的方向流动。也就是说，在源选择晶体管SST1的漏区中产生热空穴，并且该热空穴沿着垂直沟道层SP的方向被汲取，由此增加了垂直沟道层SP的电位。这里，由于已经在源选择晶体管SST1的下方形成了陷阱，因此可容易地产生GIDL电流并增加电流量。此外，处于浮置状态的位线BL1至BLm的电位电平可由于施加到源线SL的预擦除电压Vepre导致的耦合现象而增加。
此后，在第四时间段t4中，在步骤S650中，电压产生电路150响应于第三控制信号VG_signals3而产生比预擦除电压Vepre高的擦除电压Vera，并且将其施加到被选存储块的源线SL。由此，进一步增加了垂直沟道层SP的电位电平。
这里，位线BL1到BLm的电位电平可由于施加到源线SL的擦除电压Vera导致的耦合现象而进一步增加。
在第四时间段t4中，地址解码器120响应于地址控制信号AD_signals而将源选择线SGS1至SGS3控制为浮置。随后，地址解码器120在第四时间段t4中响应于地址控制信号AD_signals而将字线WL<n:0>从浮置状态控制为地电压电平。因此，储存在与存储单元C0至Cn相邻的电荷储存层CTN中的电子通过具有高电位电平的垂直沟道层SP和具有地电压电平的字线WL<n:0>脱陷(detrap)。换句话讲，存储在存储单元C0至Cn中的数据被擦除。
此后，将源选择线SGS1至SGS3从浮置状态控制为地电压电平，使得源选择晶体管SST1至SST3截止。结果，使擦除操作终止。
如上所述，在本公开的实施方式中，在以将预擦除电压Vepre和擦除电压Vera施加到源线SL这样的方式执行擦除操作的情况下，在将预擦除电压Vepre施加到源线SL之前，将第一设置电压Vset1施加到源选择线SGS1，并且将第一源线控制电压Va施加到源线SL。因此，在源选择晶体管SST1下方的位于垂直沟道层SP与隧道绝缘层Tox之间的界面区域中形成陷阱，由此促进GIDL电流的产生。
这里，在实施方式中，在以将预擦除电压Vepre和擦除电压Vera施加到代替源线SL的位线BL1至BLm这样的方式来执行擦除操作的情况下，在将预擦除电压Vepre施加到位线BL1至BLm之前，将第一设置电压Vset1施加到漏选择线SGD1，并且将第一源线控制电压Va施加到位线BL1至BLm。因此，在漏选择晶体管SDT1下方的位于垂直沟道层SP与隧道绝缘层Tox之间的界面区域中形成陷阱，由此促进GIDL电流的产生。以这种方式，能够获得与前述实施方式相似的效果。
图10是例示包括图1中示出的半导体存储装置100的存储系统1000的框图。
参照图10，存储系统1000可包括半导体存储装置100和控制器1100。
半导体存储装置100可具有与参照图1描述的半导体存储装置的配置和操作相同的配置和操作。下文中，将省略重复的详细描述。
控制器1100可联接到主机Host和半导体存储装置100。控制器1100可响应于来自主机Host的请求而访问半导体存储装置100。例如，控制器1100可控制半导体存储装置100的读操作、写操作、擦除操作和后台操作。控制器1100可提供主机Host与半导体存储装置100之间的接口。控制器1100可驱动用于控制半导体存储装置100的固件。
控制器1100可包括随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储器接口1140和纠错块1150。RAM 1110可被用作处理单元1120的操作存储器、半导体存储装置100与主机Host之间的高速缓存存储器以及半导体存储装置100与主机Host之间的缓冲存储器中的至少一种。处理单元1120可控制控制器1100的整体操作。此外，控制器1100可在写操作期间临时存储主机Host所提供的程序数据。
主机接口1130可包括用于执行主机Host与控制器1100之间的数据交换的协议。在实施方式中，控制器1100可通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小接口(SCSI)协议、增强型小磁盘接口(ESDI)协议和集成驱动电子(IDE)协议、专用协议等这样的各种接口协议中的至少一种来与主机Host进行通信。
存储器接口1140可与半导体存储装置100进行接口连接。例如，存储器接口可包括NAND接口或NOR接口。
纠错块1150可使用纠错码(ECC)来检测并纠正从半导体存储装置100接收的数据中的错误。处理单元1120可根据来自纠错块1150的错误检测结果来调节读电压，并且控制半导体存储装置100执行重读。在实施方式中，纠错块可被设置为控制器1100的元件。
控制器1100和半导体存储装置100可被集成到单个半导体装置中。在实施方式中，控制器1100和半导体存储装置100可被集成到单个半导体装置中，以形成存储卡。例如，控制器1100和半导体存储装置100可被集成到单个半导体装置中，并且形成诸如个人计算机存储卡国际协会(PCMCIA)、小型闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)、通用闪速存储器(UFS)等这样的存储卡。
控制器1100和半导体存储装置100可被集成到单个半导体装置中，以形成固态驱动器(SSD)。SSD可包括被形成为将数据存储在半导体存储器中的存储装置。当将存储系统1000用作SSD时，可显著提高与存储系统1000联接的主机Host的操作速度。
在实施方式中，存储系统1000可被设置为诸如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏控制台、导航装置、黑匣子、数码相机、三维电视机、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器这样的电子装置的各种元件中的一种、能够在无线环境中发送/接收信息的装置、用于形成家庭网络的各种装置中的一种、用于形成计算机网络的各种电子装置中的一种、用于形成远程信息处理网络的各种电子装置中的一种、RFID装置、用于形成计算系统的各种元件中的一种等。
在一个实施方式中，半导体存储装置100或存储系统1000可被内置于各种类型的封装件中。例如，半导体存储装置100或存储系统1000可被封装成诸如堆叠式封装(PoP)、球栅阵列(BGA、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、Waffle封装管芯、晶圆形式管芯、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料度量四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形(SOIC)、收缩小外形封装(SSOP)、薄小外形(TSOP)、薄四方扁平封装(TQFP)、系统封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶圆级处理堆栈封装(WSP)等类型。
图11是例示根据本发明的存储系统的另一个实施方式的框图。
参照图11，存储系统2000可包括半导体存储装置2100和控制器2200。半导体存储装置2100可包括多个存储芯片。半导体存储芯片可被划分成多个组。
在图11中，例示了多个组分别通过第一通道CH1至第k通道CHk与控制器2200进行通信。每个半导体存储芯片可具有与参照图1描述的半导体存储装置100的实施方式的配置相同的配置。
每个组可通过一个公共通道与控制器2200进行通信。控制器2200可具有与参照图10描述的控制器1100的配置相同的配置，并且可通过多个通道CH1至CHk来控制半导体存储装置2100的多个存储芯片。
图12是例示包括参照图11例示的存储系统2000的计算机系统3000的框图。
参照图12，计算系统3000可包括中央处理单元3100、RAM 3200、用户接口3300、电源3400、系统总线3500和存储系统2000。
存储系统2000可通过系统总线3500与CPU 3100、RAM 3200、用户接口3300和电源3400电联接。通过用户接口3300提供的数据或者由CPU 3100处理的数据可被存储在存储系统2000中。
在图12中，半导体存储装置2100被例示为通过控制器2200与系统总线3500联接。此外，半导体存储装置2100可与系统总线3500直接联接。控制器2200的功能可由CPU 3100和RAM 3200执行。
在图12中，可设置参照图11描述的存储系统2000。此外，可用参照图10描述的存储系统1000来替代存储系统2000。在实施方式中，计算系统3000可包括参照图10和图11描述的所有存储系统1000和2000。
根据本公开，在半导体存储装置的擦除操作期间，在沟道与隧道绝缘层之间形成陷阱，从而促进栅致漏极泄漏(GIDL)电流的产生，由此增强擦除操作的效率。由此，能够减少执行擦除操作所花费的时间和所需要的擦除电压，使得能够改善电特性。
本文已经公开了实施方式的示例，尽管采用了特定术语，但是这些术语被使用并且被解释为通用和描述性意义而不是为了限制的目的。在一些情况下，如本领域普通技术人员所显而易见的，在提交申请时，除非另有具体说明，否则结合特定实施方式描述的特征、特性和/或元件可单独使用或者与其它实施方式相关地描述的特征、特性和/或元件结合使用。因此，本领域技术人员将理解，可在不脱离如所附的权利要求中阐述的本公开的精神和范围的情况下进行形式和细节上的各种改变。
相关申请的交叉引用
本申请要求于2017年4月10日在韩国知识产权局提交的韩国专利申请No.10-2017-0046141的优先权，该韩国专利申请的全部公开内容通过引用并入本文中。