用于控制非易失性存储器中的感测电流的装置和过程的制作方法

本申请要求2017年8月17日提交的法国专利申请no.1757718的优先权，该申请通过引用并入本文。

本发明总体上涉及电子电路，并且在特定实施例中涉及用于控制非易失性存储器中的感测电流的装置和过程。

背景技术：

先进的非易失性存储器技术，特别是电可擦除和可编程的非易失性存储器(eeprom)，可能需要能够在宽范围的电源电压的情况下操作。

具体地，例如通过串行外设接口总线(spi)或内部集成电路(i²c)型串行数据总线进行通信的eeprom存储器可能需要与从1.6v至5.5v变化的电源电压兼容。

这种总线上的数据传送频率与电源电压的值有关。通常地，对于1.6v的电压，该频率为5mhz，并且对于4.5v或更高的电压，该频率为20mhz。

然而，存储在eeprom存储器的存储器单元中的数据常规地由读出放大器并且使用特别是受电源电压值影响的方法来读取。

读出放大器一般地在基于电压的读模式中或在基于电流的读模式中将对存储器单元的电荷的测量转换为数字信号。

在基于电压的读模式中，恒定的读电流被注入到位线中，并且所得到的位线上的电压与参考电压进行比较。

读电流受到良好的控制，因为它是由读出放大器注入的。

然而，由于相邻位线之间的大量的寄生电容性耦合，所以当需要快速存取时，不推荐这种基于电压的读模式。

在基于电流的读模式中，位线被置于预充电电压，并且所得到的流过位线的电流与参考读电流进行比较。

这种读模式允许快速的读出，而没有位线之间的电容性耦合的缺点。

然而，流过位线的电流受到的控制较差——如果电源电压处于高水平并且存储器单元被高度编程，则电流可能较高。

因此，对于在高电源电压水平下的快速存取时间，参考读电流必须足够高。

一般地，这是例如关于电源电压和温度而稳定以及源自专用电流源的电流的问题。

在低电源电压水平(例如1.6v)，将存储器单元读取连接到读出放大器的读取路径的金属氧化物半导体(mos)晶体管具有更高的电阻性并且传递更少的电流。

例如，这些mos晶体管属于读取多路复用和存储位置解码器件，并且一般地被用作非常电阻性的、低控制电压的开关。

因此，存在由与编程的单元串联的读取路径传递的电流将低于所注入的读电流(在基于电压的读模式中)或低于所比较的读电流(在基于电流的读模式中)的风险。

编程的单元可能因此在低电源电压水平被读取为擦除的。

在于降低读电流的常规解决方案在处于高电源电压水平的存取时间方面受到限制。在低电源电压水平，将读电流调整得更低具有可能导致(为了预防)不必要的低电流的缺点，从而造成较高的存取时间。

技术实现要素：

一个或多个实施例涉及在宽范围的电源电压的情况下控制非易失性存储器读出放大器。

一个或多个实施例改进了可靠性和存取时间。

在一个或多个实施例中，提供了一种用于控制被配置为由电源电压供电的非易失性存储器的读电流的水平的设备。该设备包括控制电路，该控制电路被配置为：根据电源电压的值，确定表示能够在读出期间流过存储器的读取路径的实际电流的模型电流的值；将模型电流与具有参考值的参考电流进行比较；以及生成旨在控制至少一个读电流生成电路的控制信号，至少一个读电流生成电路被配置为在存在控制信号的情况下生成读电流，该读电流的值等于模型电流的值的分数与参考电流的值之间的最低值。

换而言之，提出了遵循根据电源电压而变化的模型电流的实际限制并且生成取决于该限制并具有裕度的读电流。

例如，控制电路包括模型电路和调节电路，模型电路被配置为以由第一电压(例如被称为计量电压)控制的方式来传递模型电流，调节电路被配置为基于模型电流和参考电流的比较来生成第一电压。

根据一个实施例，调节电路被配置为：如果电源电压高于或等于电压底限(floor)，则生成等于电压底限的第一电压，以及如果电源电压低于电压底限，则生成等于电源电压的第一电压，电压底限的值由控制模型电流流向参考值而得到。

在低电源电压，读电流被限制为相对于由模型电路实际传递的电流而言尽可能高的水平，从而优化了读取存取时间。在高电源电压，读电流受限于电压底限(即所谓的参考值)的水平。

有利地，调节电路包括至少一个电流镜和参考电流生成器，至少一个电流镜被配置为从输出节点提取模型电流的副本，参考电流生成器被配置为将具有参考值的电流注入到输出节点中，第一电压是输出节点上的所产生的电压。

旨在控制至少一个读电流生成电路的控制信号可以是存在于至少一个电流镜中的一个电流镜的共用栅极上的镜控制电压。

根据其中存储器具有各自包括存取晶体管和具有阈值电压的状态晶体管的存储器单元的一个实施例，模型电路包括至少一个模型存储器单元，至少一个模型存储器单元具有与存储器的存储器单元的架构同源(homologous)的架构，模型存取晶体管被配置为由第一电压经由其栅极控制，并且模型状态晶体管被配置为由接近其阈值电压的专用控制电压接通。

例如，专用控制电压接近模型状态晶体管的阈值电压，在于它与其相差不多于0.2v。

例如，模型状态晶体管可以包括彼此电连接的浮置栅极和控制栅极，专用控制电压因此经由控制栅极连接而被施加到浮置栅极。

根据一个实施例，模型电路包括至少一个模型解码电路，至少一个模型解码电路包括至少一个模型解码开关，至少一个模型解码开关具有与存储器的、允许位线被电连接到读出放大器的读取输入的解码开关的架构同源的架构，至少一个模型解码开关被配置为由第一电压控制。

有利地，至少一个模型解码电路和至少一个模型存储器单元分别串联连接，每个串联形成模型读取路径，所有模型读取路并联连接。

例如，在一些实施例中，模型电流的值的分数被包括在模型电流的1/4与1/1之间。

根据一个实施例，读电流旨在被注入到存储器的位线中，以用于基于电压的读出。

根据一个实施例，读电流旨在与流过存储器的位线的电流进行比较，以用于基于电流的读出。

还提出了电可擦除和可编程非易失性存储器类型的存储器。该存储器包括诸如上文所描述的读电流生成设备和包括读电流生成电路的至少一个读出放大器，读电流生成设备被配置为向至少一个读出放大器递送控制信号。

根据另一方面，提出了一种用于控制非易失性存储器中的读电流的水平的方法，该非易失性存储器由电源电压供电，该方法包括：根据电源电压的值，确定模型电流，模型电流表示能够在读出期间流过存储器的读取路径的实际电流；将模型电流和具有参考值的参考电流进行比较；以及生成控制读电流的生成的控制信号，读电流具有等于模型电流的值的分数与参考电流的值之间的最低值的水平。

根据一个实现，确定模型电流的值的步骤包括传递模型电流通过由第一电压控制的模型电路，第一电压是基于模型电流和参考电流的比较而生成的。

根据一个实现，如果电源电压高于或等于电压底限，则第一电压等于电压底限，并且如果电源电压低于电压底限，则第一电压等于电源电压，电压底限的值由对模型电流流向参考值的控制而产生。

有利地，第一电压的生成包括复制模型电流以便从输出节点提取所复制的模型电流以及将参考电流注入到输出节点中，其中第一电压是输出节点上的产生的电压。

根据一个实现，模型电流表示能够在读出期间流过存储器的读取路径的实际电流，存储器包括存储器单元，存储器单元配备有由电源电压控制的存取晶体管和具有阈值电压的状态晶体管，状态晶体管由接近其阈值电压的专用控制电压接通。

例如，在一些实施例中，专用控制电压接近状态晶体管的阈值电压，在于它与其相差不多于0.2v。

例如，在一些实施例中，专用控制电压可以被施加到状态晶体管的浮置栅极。

根据一个实现，模型电流表示能够在读出期间流过存储器的读取路径的实际电流，存储器包括由电源电压控制的至少一个解码开关。

例如，在一些实施例中，模型电流的值的分数被包括在模型电流的1/4与1/1之间。

在读出期间，读电流可以被注入到存储器的位线中，以用于基于电压的读出。

在读出期间，读电流可以与流过存储器的位线的电流进行比较，以用于基于电流的读出。

这些各种实施例和实现允许在低电源电压的正确读操作，而不需要折中存取时间，同时优化在高电压的功耗。

具体地，在低电源电压的操作模式将读电流减少到由不良编程的复制物(replica)存储器单元传递的读电流的分数。因此，存储器的编程的存储器单元将被正确读取而没有风险。

在高电源电压水平的操作模式递送不随电源电压增加的稳定读电流，从而允许快速存取时间和良好控制的读功耗。

因此，读出能够应对宽范围的电源电压，在高电源电压水平具有快速存取时间和低功耗(例如，适合于通过处于20mhz的spi总线的通信)，并且此外可以具有非常好的可靠性，并且可以在低电源电压水平具有最佳功耗。

附图说明

在细阅了完全非限制性实施例和实现以及附图的详细描述后，本发明的其他优点和特征将变得显而易见，其中：

图1至图3示意性地图示了本发明的各种实现和实施例。

具体实施方式

图1是示出了根据对存储器供电的电源电压vdd的水平而变化的流过电可擦除可编程非易失性存储器(eeprom)的读取路径的电流i的曲线图。

曲线ityp示出了在其读出期间通常由编程的存储器单元汲取通过读取路径的电流。

曲线imin示出了该电流的最小值。曲线imax示出了该电流的最大值。这些最小值与最大值之间的差异与从一个晶体管到另一晶体管的随机变化有关，特别是由于用于制造它们的工艺而造成的随机变化。

曲线ilect示出了由读出放大器生成的读电流的值，该电流在基于电压的读模式中旨在被注入读取路径中，或者在基于电流的读模式中旨在与由读取路径传递的电流进行比较。

为了起作用，读出要求ilect<imin。

读电流ilect使用如下的方法生成，在该方法中，读电流的值等于相对于电源电压vdd的水平的模型电流的值的分数ityp/k与具有参考值的参考电流iref之间的最低值，模型电流表示能够在编程的存储单元的读出期间流动的实际电流(ityp、imin、imax)。

换而言之，如果电源电压vdd高于值底限vpl，则读电流ilect被控制以便被设置为参考值iref，以及如果电源电压低于值底限vpl，则读电流ilect被控制以便等于由普通地编程的并且以该电源电压vdd读取的存储器单元的读取路径传递的模型电流的分数ityp/k。

该方法的实现可以包括确定模型电流的值的步骤，该步骤包括使模型电流流过由第一电压控制的模型电路，该第一电压也称为计量电压，该电压是基于模型电流和参考电流iref的比较而生成的。

用于生成读电流的该方法的实现可以包括：生成处于第一值(也被称为值底限或电压底限)的计量电压，控制等于参考值iref的模型电流的流动，并且如果电源电压vdd低于第一值，则生成等于电源电压的计量电压。模型电流是流过由计量电压控制的模型电路的电流，并且读电流ilect等于模型电流的分数。

读电流ilect因此等于参考电流iref与典型电流的分数ityp/k(相对于电源电压vdd的水平)之间的最低值，典型电流ityp的幅度与电源电压vdd的水平相关。分母k必须足够高，使得ityp/k<imin，并且必须足够低以防止可能影响存取时间的对电流的过度限制，例如1≤k≤4，并且优选地k＝2或k＝3。

因此，从图1可以看出，该方法允许在1.5v的低电源电压正确读出遵循曲线imin的包络的不太导电(例如由于制造公差或由于其不良编程)的存储单元，而常规方法在低于1.7v时将产生错误读出。

图2示出了作为电可擦除和可编程非易失性存储器(即，eeprom)的存储器mem的一个示例。

存储器mem被配置为接收源自外部电源alm的电源电压vdd，电源电压vdd被重新分配给其包括的元件。

如常规的那样，存储器mem包括配备有旨在存储数字数据的存储器单元cel的存储器板pm。

也如常规的那样，存储器mem包括至少一个读出放大器ampl，其例如能够实现存储在存储器板pm中的数据的基于电压或电流的读出。读出分别通过注入或比较由读电流生成电路cgen生成的读电流来实现，读电流生成电路cgen由专用控制电压(vgisensep)控制。

存储器单元cel包括存取晶体管ta0和浮置栅极状态晶体管te0，存取晶体管ta0允许单元在存储器板中被选择，浮栅状态晶体管te0允许数字数据被物理地存储。

存储器单元cel一方面属于将存储器单元cel经由解码电路dec连接到读出放大器ampl的读取输入busr的位线，而另一方面属于通常在读出期间耦合到接地gnd的源线。

解码电路dec在该示例中包括称为解码开关mna、mnb的两个晶体管，允许待读取的存储器单元cel的位线被连接到读出放大器ampl的读取输入busr。

由读取输入busr与接地gnd之间的解码电路dec和存储器单元cel形成的元件形成存储器mem的读取路径chlec。

解码开关mna、mnb和存取晶体管ta0是nmos器件，并且当低电压被施加到它们的栅极时它们是非常抵抗的-它们行为像开关那样。

在正常的存储器操作中，通过将电源电压vdd施加到它们的栅极来接通这些晶体管mna、mnb、ta0。

然而，对于给定的存储器mem，电源电压可以例如取决于操作条件(诸如由电池组成的电源alm的电荷状态或温度)或取决于存储器旨在的用途(诸如存储器所连接到的数据总线的时钟频率)而变化。因此，在低电压水平供应条件下，解码晶体管mna、mnb和存取晶体管ta0的控制可能导致存储在编程的存储器单元中的数据的错误读出。

为此，存储器mem有利地包括用于控制读电流的水平的设备/电路dis，从而允许减轻该问题。

设备dis被配置为：根据电源电压vdd的值，确定模型电流it的值，模型电流表示能够在读出期间流过存储器mem的读取路径chlec的实际电流；将模型电流it与具有参考值的参考电流iref进行比较；以及生成旨在控制至少一个读电流生成电路cgen的控制信号vgisensep，读电流生成电路cgen被配置为在存在控制信号vgisensep的情况下生成读电流ilect，读电流ilect的值等于模型电流(it)的值的分数与参考电流iref的值之间的最低值。

设备dis包括：模型电路ctem，其被配置为以由第一电压vout控制的方式传递模型电流it；以及调节电路creg，其被配置为基于模型电流it和参考电流iref的比较来生成第一电压vout。

模型电路ctem包括模型解码电路dect和模型存储器单元celt，其被串联连接并且被配置为重现存储器mem的读取路径chlec在读出条件下、并且经由第一电压vout相对于电源电压vdd的水平的行为。

设备dis允许表示相对于电源电压vdd的水平的、待被检测或待被注入到待被测量的位线中的最小读电流ilect的模型电流it。

模型电路ctem被配置为传递由计量电压vout控制的模型电流it，并且调节电路creg被配置为根据相关于参考电流iref的模型电流it以及根据电源电压vdd的水平来生成计量电压vout。

在该示例中，模型解码电路dect包括与存储器mem的解码开关mna、mnb的架构同源的架构的两个nmos晶体管，其被称为模型解码开关mn1、mn2。

表达“同源的架构”在这里和下文被理解为意指所讨论的元件是在相同的制作工艺中并且使用相同的参数而制作的，相同的参数诸如它们的尺寸、它们的掺杂浓度、制成它们的材料等。

模型解码开关mn1、mn2由计量电压vout经由它们的栅极控制。

模型存储器单元celt包括模型存取晶体管ta和模型状态晶体管te，模型存取晶体管ta和模型状态晶体管te具有与存储器板pm的存储器单元cel的存取晶体管ta0和状态晶体管te0的相应架构同源的架构。

模型存取晶体管ta被配置为由计量电压vout控制。

模型状态晶体管te包括浮置栅极，由外部电压源生成的专用控制电压vref(即，参考电压vref)被施加到浮置栅极。参考电压vref的值等于在普通编程的状态晶体管te0的浮置栅极上存在的并且在存储器的正常读出条件下的电压。

参考电压vref的值可以通过模型状态晶体管te的控制栅极、漏极和浮置栅极电势之间的电容性耦合的基础计算来获得。在一些实施例中，例如，参考电压可以基本上为1.2v。

更一般地，模型状态晶体管te被配置为由接近其阈值电压的电压接通。在一些实施例中，通过“接近”意味着至多0.2v的差异。

模型态晶体管te可以包括被彼此电连接的浮置栅极和控制栅极。参考电压vref因此可以经由常规的控制栅极连接而被施加。

因此，模型状态晶体管te被配置为具有普通编程的状态晶体管的行为，并且通过读取路径的电流的流动表示在其读出期间通过存储器板的不良编程的存储器单元的电流的流动。

此外，读出放大器ampl包括调节电路creg，其被配置为根据模型电流it和根据电源电压vdd的水平来生成计量电压vout。

调节电路creg包括至少一个电流镜，其被配置为从输出节点nout提取模型电流it的副本。

例如，调节电路creg包括第一电流镜mir1和第二电流镜mir2。

在该示例中，第一电流镜mir1具有常规设计并且包括pmos第一晶体管mp1和pmos第二晶体管mp2，pmos第一晶体管mp1的源极被连接到电源电压端子vdd，并且pmos第一晶体管mp1的漏极被连接到模型读取路径chlect，第一晶体管mp1的漏极被连接到它的栅极，pmos第二晶体管mp2的栅极被连接到第一晶体管mp1的栅极，并且pmos第二晶体管mp2的源极被连接到电源电压端子vdd。

因此，在该示例中，第一电流镜mir1被配置以使得第二晶体管mp2的漏极电流it1等于第一晶体管mp1的漏极电流it。

存在于第一晶体管mp1和第二晶体管mp2的共用栅极上的镜控制电压vgisensep的值因此可以控制与第一晶体管mp1同源的pmos晶体管，以便使等于模型电流it的电流流动。

在该示例中，调节电路creg包括第二常规电流镜mir2，该第二常规电流镜mir2包括nmos第三晶体管mn3和nmos第四晶体管mn4，nmos第三晶体管mn3的源极被连接到接地端子gnd并且nmos第三晶体管mn3的漏极被连接到第二漏极晶体管mp2的漏极，第三晶体管mn3的漏极被连接到其栅极，nmos第四晶体管mn4的栅极被连接到第三晶体管mn3的栅极，并且nmos第四晶体管mn4的源极被连接到接地端子gnd。

因此，第二电流镜mir2被配置以使得第四晶体管mn4的漏极电流it2等于第三晶体管mn3的漏极电流it1。

此外，第四晶体管mn4的漏极被连接到输出节点nout，由参考电流生成器生成的恒定值的参考电流iref被注入输出节点nout中。

例如，pmos第五晶体管mp3允许这样的参考电流生成器被形成，pmos第五晶体管mp3的源极被连接到电源电压端子vdd，pmos第五晶体管mp3的漏极被连接到输出节点nout，并且pmos第五晶体管mp3由参考电流生成控制电压vgirefp经由它的栅极控制。

换而言之，第一电流镜mir1和第二电流镜mir2允许电流it2(这里等于模型电流it)从输出节点nout被提取，而参考电流生成器被配置为将参考电流iref注入到输出节点nout中。

计量电压vout是存在于输出节点nout上的电压。注入和从输出节点提取的电流流动的集合达到平衡，并且由此生成被称为值底限或电压底限(参照图1的vpl)的稳定值的计量电压vout。

具体地，流过模型电路ctem的模型电流it特别地由施加到模型存取晶体管ta和模型解码开关mn1、mn2的栅极的计量电压vout控制。因此，模型电流it的值随着计量电压vout的值而增加。计量电压vout可以具有包括在接地电压gnd与电源电压vdd之间的值。计量电压vout的最小值实践上等于栅极接收计量电压vout的晶体管的阈值电压中的最大阈值电压，这些晶体管在当前情况下为存取晶体管ta和模型解码晶体管mn1、mn2。

在电源电压vdd高于值底限的情况下：

如果计量电压vout等于电源电压vdd，则模型电流it是最大的，并且由第四晶体管mn4从输出节点nout提取的电流高于参考电流iref，这倾向于使电压vout朝向接地gnd降低。

如果计量电压vout等于接地gnd，则模型电流it为零，因为没有电流流过mn4，并且将参考电流iref注入到输出节点nout中将倾向于使计量电压vout朝向电源电压vdd增加。

达到平衡时，计量电压vout稳定到位于电源电压vdd与模型存取晶体管ta和模型解码开关mn1、mn2的阈值电压之间的值底限。

计量电压vout的值底限使得流过模型电路ctem的模型电流it等于参考电流iref。

因此，镜控制电压vgisensep的值这里对应于控制等于参考电流iref的电流流过与第一晶体管mp1同源的pmos晶体管的电压。

在电源电压vdd低于值底限的情况下：

当vdd下落到低于值底限时，计量电压vout不能再达到平衡。计量电压vout变得基本上等于电源电压vdd，并且由模型电路ctem传递的模型电流it变为取决于电源电压vdd，而不是等于参考电流iref。

因此，镜控制电压vgisensep的值这里对应于如下的电压，该电压控制与流过不良编程的存储器单元的位线和流过与第一晶体管mp1同源的pmos晶体管的电流相等的电流的流动。

在两种情况下，在读出放大器ampl中使用镜控制电压vgisensep以生成读电流ilect。

如此生成的读电流ilect旨在被注入到以基于电压的读模式读取的存储器单元的位线中，或者旨在与流过以基于电流的读模式读取的存储器单元的位线的电流进行比较。

由用于控制读电流的水平的单个设备dis生成的镜控制电压vgisensep可以被分配给存储器mem的多个读出放大器ampl，每个读出放大器ampl具有读电流生成电路cgen。例如，由用于控制读电流的水平的单个设备dis生成的控制信号vgisensep可以被分配给四到十六个且优选为八个的读出放大器ampl。

在该示例中，读电流生成电路cgen包括与第一晶体管mp1同源且源极被连接到电源电压端子vdd的pmos晶体管mp4。

读电流生成器mp4由镜控制电压vgisensep控制，并且因此允许读电流ilect在它的漏极上被生成。

读出放大器ampl此外还包括允许将对输入busr执行的测量转换为数字信号的电路，输入busr表示在存储器板pm中读取的存储器单元的编程或擦除状态。该电路未在此示出，并且可以以常规和已知的配置来配置，以用于执行基于电压和/或电流的读出。

图3示出了模型电路ctem和调节电路creg的一个优选实施例。

为了抵消与晶体管之间的制作工艺有关的随机变化，并联地产生数目为n的模型读取路径，每个模型读取路径包括与模型存储器单元celt串联的模型解码电路dect。

因此，对于给定的电源电压vout，第一电流镜mir1的第一晶体管mp1的漏极电流将等于n×it(其中it是通过模型读取路径dect、celt传递的电流)。

为了确定镜控制电压vgisensep的正确值，第一电流镜mir1还包括并联的n个第一晶体管mp1。

此外，为了获得诸如上文参照图1所介绍的、等于模型电流it的分母为k的分数的读电流，然后并联地产生k×n个第一晶体管mp1。

镜控制电压vgisensep因此表示平均流过n个模型读取路径中的一个模型读取路径的模型电流it的第1/k。

这样做是为了防止当电源电压高于值底限(计量电压vout然后经由上文参照图2所描述的平衡来获得)时镜控制电压vgisensep由(1/k)×iref表示，在第二电流镜mir2中产生k个第四晶体管mn4，以便从输出节点nout提取k倍的从第一电流镜mir1发出的电流it1＝iref/k，即电流it2＝it。

数目n越高，模型电流it的生成相关于存储器板pm的存储器单元cel在统计上越可靠。

例如，n＝10且1≤k≤4，并且优选地k＝2或k＝3。

一些实施例的优点包括允许在较低电源电压下的正确读操作，而在高电压下不需要使存取时间和功耗折中。

此外，本发明不限于这些实施例并且涵盖其任何变体。