半导体器件的制作方法

于2017年12月22日提交的日本专利申请号为2017-246745的公开内容(包括说明书、附图和摘要)以整体内容通过引用并入本文。

本发明涉及一种半导体器件，并且更具体地，涉及一种具有多端口存储器的静态随机存取存储器(sram)的半导体器件。

背景技术：

在多端口存储器单元中，每个端口的位线或字线倾向于彼此相邻。因此，导线之间的耦合电容可能引起串扰，从而导致故障。

例如，日本未经审查的专利申请公开号2000-12704提出了一种通过为字线提供gnd线来避免写字线与读字线之间的干扰的方法。类似地，日本未经审查的专利申请公开号2000-236029提出了一种通过在存储器单元的相邻行之间提供gnd线来避免字线之间的干扰的方法。

然而，在这些方法中，屏蔽线被设置在字线之间，并且因此字线需要被充分间隔开。如果字线最初在存储器单元中被间隔开，则屏蔽线的提供不会增加存储器单元的面积。

此外，在日本未经审查的专利申请公开号2009-76931的技术中，由于字线的图案，不同时选择(激活)与未被选择的字线相邻的两个字线。

然而，在这种配置中，两个端口的字线也彼此不相邻，从而不太能有效地降低所选择的字线之间的耦合噪声。

技术实现要素：

设计本公开以解决该问题并且提供一种能够在抑制面积增加的同时降低耦合噪声的半导体器件。

该半导体器件包括按行和列布置的存储器单元、以及针对为每个存储器单元行布置的第一端口和第二端口的第一字线和第二字线。此外，半导体器件包括：各自被设置在相应的第一字线上方的多个第一虚设字线、各自被设置在相应的第二字线上方的多个第二虚设字线、以及驱动第一字线和第二字线的字线驱动器。此外，该半导体器件包括虚设字线驱动器，该虚设字线驱动器用于以相反的相位借助于字线驱动器根据对来自第一字线和第二字线中的第一字线的驱动来驱动针对相邻第二字线的第二虚设字线，或者借助于字线驱动器根据对来自第一字线和第二字线中的第二字线的驱动来驱动针对相邻第一字线的第一虚设字线。

根据实施例，该半导体器件可以在抑制面积增加的同时降低耦合噪声。

附图说明

图1是示出根据第一实施例的用于解释半导体器件的配置的框图；

图2是示出根据第一实施例的存储器单元mc的配置示例的电路图；

图3是示出根据第一实施例的半导体器件的存储器阵列的说明图；

图4是示出根据第一实施例的仅提取字线的布局配置的平面图；

图5是示出包括图3所示的第二行和第三行中的存储器单元mc2和mc3的布局配置示例的平面图；

图6a和6b是上层的布线布局图；

图7a和7b是示出图5和图6a的组合的横截面配置图；

图8是示出根据第一实施例的虚设字线的配置的说明图；

图9是示出根据第一实施例的虚设字线的上部布线布局的图；

图10是示出根据第一实施例的字线wla和wlb以及虚设字线dwla和dwlb的横截面图；

图11是示出根据第一实施例的用于解释响应于解码信号的字线和虚设字线的驱动的时序图；

图12是示出根据第一实施例的第一修改的字线wla和wlb以及虚设字线dwla和dwlb的横截面图；

图13是示出根据第一实施例的第二修改的字线wla和wlb以及虚设字线dwla和dwlb的布局的说明图；

图14是示出根据第二实施例的虚设字线驱动器电路的配置的说明图；

图15是示出根据第二实施例的修改的虚设字线驱动器电路的配置的说明图；

图16是示出根据第三实施例的虚设字线的配置的说明图；

图17是示出根据第三实施例的字线wla和wlb以及虚设字线dwla和dwlb的横截面图；

图18是示出根据第四实施例的虚设字线的配置的说明图；以及图19是示出根据第四实施例的字线wla和wlb以及虚设字线dwlc的横截面图。

具体实施方式

下面将参考附图具体描述实施例。附图中的相同或等同的部分用相同的附图标记表示，并且不再重复其说明。

(第一实施例)

图1是示出根据第一实施例的半导体器件的配置的框图。

参考图1，图1中的半导体器件包括以行和列(矩阵)布置的多个存储器单元mc、字驱动器部分wd、控制部分ctla、输入/输出电路部分ioc_a、控制部分ctlb和输入/输出电路部分ioc_b。为第一端口和第二端口(端口a、端口b)提供有字驱动器部分、控制部分和输入/输出电路部分。

字驱动器部分wd驱动沿着行方向布置的多个字线wla。此外，字驱动器部分wd驱动沿着行方向布置的多个字线wlb。

输入/输出电路部分ioc_a在针对被耦合到存储器单元mc的端口a的位线对(bla/bla)上读取和写入信息，而输入/输出电路部分ioc_b在针对被耦合到存储器单元mc的端口b的位线对上读取和写入信息。在图1中，为方便起见省略了位线对。

控制部分ctla响应于为端口a而被输入的外部地址信号而控制被包括在针对第一端口的字驱动器部分wd中的多个字驱动器电路。

控制部分ctla还控制被包括在输入/输出电路部分ioc_a中的多个读取电路(例如，读出放大器电路)或写入电路。

控制部分ctlb响应于为端口b而被输入的外部地址信号而控制被包括在针对第二端口的字驱动器部分wd中的多个字驱动器电路。

控制部分ctlb还控制被包括在输入/输出电路部分ioc_b中的多个读取电路或写入电路(未被示出)。

在该配置中，根据第一实施例的半导体器件包括字线wla和wlb，字线wla和wlb被交替地布置成行，例如，按照wla0、wlb0、wla1和wla2的顺序。

一行中的字线wla与右侧(或左侧)行中的字线wla相邻，而一行中的字线wlb与左侧(或右侧)行中的字线wlb相邻。

图2是示出根据第一实施例的存储器单元mc的配置示例的电路图。

如图2所示，存储器单元mc是sram存储器单元。

存储器单元mc包括两个驱动器晶体管dr1和dr2、两个负载晶体管ld1和ld2、以及四个存取晶体管ac1a、ac1b、ac2a和ac2b。

在该配置中，驱动器晶体管dr1和dr2以及存取晶体管ac1a、ac1b、ac2a和ac2b包括nmos晶体管，而负载晶体管ld1和ld2包括pmos晶体管。

负载晶体管ld1和驱动器晶体管dr1包括第一互补金属氧化物半导体(cmos)反相器i1。负载晶体管ld2和驱动器晶体管dr2包括第二cmos反相器i2。

第一反相器i1和第二反相器i2的输出端子各自被耦合到另一反相器的输入端子。因此，第一反相器i1和第二反相器i2包括保持存储节点nt和反相存储节点nb中的互补存储信息的1位锁存电路。驱动器晶体管dr1和dr2的源极各自被耦合到地电压gnd，而负载晶体管ld1和ld2的源极各自被耦合到电源电压vdd。

当针对端口a的字线wla被激活时，存取晶体管ac1a耦合存储节点nt和针对端口a的位线bla。当字线wla被激活时，存取晶体管ac2a耦合反相存储节点nb和针对端口a的反相位线/bla。

类似地，当针对端口b的字线wlb被激活时，存取晶体管ac1b耦合存储节点nt和针对端口b的位线blb。当字线wlb被激活时，存取晶体管ac2b耦合反相存储节点nb和针对端口b的反相位线/blb。

位线bla和/bla包括针对端口a的位线对。位线blb和/blb包括针对端口b的位线对。

字线wla和wlb沿着行方向被布置。位线bla、/bla、blb和/blb沿着列方向被布置。每行包括一组字线，该组字线包括两个字线wla和wlb。

每列包括一组位线，该组位线包括四个位线bla、/bla、blb和/blb。

存储器单元mc被布置在行(字线)和列(位线)的每个交叉点处。

图3是示出根据第一实施例的半导体器件的存储器阵列的说明图。

参考图3，存储器单元mc1至mc3在相同列(位线bla、/bla、blb和/blb)上被顺序地布置成三行。

字线wla1和wlb1被耦合到存储器单元mc1。

字线wla2和wlb2被耦合到存储器单元mc2。

字线wla3和wlb3被耦合到存储器单元mc3。

字线wlb1、wla1、wla2、wlb2、wlb3和wla3沿着行方向被顺序地布置。

例如，字线wla1通过寄生电容(耦合电容)cc1干扰字线wlb1，并且通过寄生电容cc2干扰字线wla2。

字线wla1和wlb1可以响应于异步操作而在同一周期中具有信号转换(激活或不激活)。

字线wla1和wla2在同一周期中没有信号转换。

图4是示出根据第一实施例的仅提取字线的布局配置的平面图。

参考图4，沿着行方向为3个位提供有1位单元。

在这种情况下，字线在单元中间隔很宽，而字线(wla和wla或wlb和wlb)在单元之间间隔很窄。

图5是示出包括图3所示的第二行和第三行中的存储器单元mc2和mc3的布局配置示例的平面图。

图6a是上层的布线布局图。

图6a示出了图5的配置上的上层的布局配置示例。

图6b是示出图5和图6a的组合的布局图像的等效电路图。

具体地，图6a示出了从第一通孔到第三金属布线层的布局配置示例。首先，下面将讨论1位存储器单元mc2的布局配置示例。

图5示出了从晶体管形成层到第一金属布线层的布局配置示例。

参考图5，n型阱区nw以及保持n型阱区nw的两个p型阱区pw0和pw1被形成在半导体衬底的表面上。在n型阱区nw中，负载晶体管ld1和ld2被形成为pmos晶体管。

在p型阱区pw0中，驱动器晶体管dr1以及存取晶体管ac1a和ac2a被形成为nmos晶体管。

在p型阱区pw1中，驱动器晶体管dr2以及存取晶体管ac1b和ac2b被形成为nmos晶体管。

负载晶体管ld1具有多晶硅po1的栅极以及被形成在栅极的两侧的源极和漏极，该源极和漏极包括p型扩散区dp1。源极被耦合到通过触点c101接收电源电压vdd的第一金属布线层m101。漏极经由触点c102被耦合到第一金属布线层m102。

负载晶体管ld2具有多晶硅po2的栅极以及被形成在栅极的两侧的源极和漏极，该源极和漏极包括p型扩散区dp2。源极被耦合到通过触点c103接收电源电压vdd的第一金属布线层m103。漏极经由触点c104被耦合到第一金属布线层m104。

驱动器晶体管dr1具有多晶硅po1的栅极以及被形成在栅极的两侧的源极和漏极。该栅极被耦合到负载晶体管ld1的栅极，并且源极和漏极各自包括n型扩散区dn1。源极被耦合到通过两个触点c105a和c105b接收地电压gnd的第一金属布线层m105。漏极经由触点c106被耦合到第一金属布线层m102。第一金属布线层m102还被耦合到负载晶体管ld1的漏极。

存取晶体管ac1a具有多晶硅po3的栅极以及被形成在栅极的两侧的源极和漏极，该源极和漏极包括n型扩散区dn2。源极和漏极中的一个经由触点c107被耦合到第一金属布线层m102。第一金属布线层m102还被耦合到负载晶体管ld1的漏极和驱动器晶体管dr1的漏极。源极和漏极中的另一个经由触点c108被耦合到第一金属布线层m106。第一金属布线层m106被耦合到位线bla。

存取晶体管ac2a具有被耦合到存取晶体管ac1a的栅极的多晶硅po3的栅极以及被形成在栅极两侧的源极和漏极，该源极和漏极包括n型扩散区dn3。源极和漏极中的另一个经由触点c109被耦合到第一金属布线层m104。第一金属布线层m104还被耦合到例如负载晶体管ld2的漏极。

源极和漏极中的另一个经由触点c110被耦合到第一金属布线层m107。第一金属布线层m107被耦合到反相位线/bla。

存取晶体管ac1a和用作存取晶体管ac2a的栅极的多晶硅po3经由触点c111被耦合到第一金属布线层m108。第一金属布线层m108被耦合到字线wla。

驱动器晶体管dr2具有多晶硅po2的栅极以及被形成在栅极的两侧的源极和漏极。该栅极还被耦合到负载晶体管ld2的栅极，并且源极和漏极各自包括n型扩散区dn4。源极被耦合到通过两个触点c112a和c112b接收地电压gnd的第一金属布线层m109。漏极经由触点c113被耦合到第一金属布线层m104。第一金属布线层m104还被耦合到例如负载晶体管ld2的漏极。

存取晶体管ac1b具有多晶硅po4的栅极以及被形成在栅极的两侧的源极和漏极，该源极和漏极包括n型扩散区dn5。源极和漏极中的一个经由触点c114被耦合到第一金属布线层m102。第一金属布线层m102还被耦合到负载晶体管ld1的漏极和驱动器晶体管dr1的漏极。

源极和漏极中的另一个经由触点c115被耦合到第一金属布线层m110。第一金属布线层m110被耦合到位线blb。

存取晶体管ac2b具有也被耦合到存取晶体管ac1b的栅极的多晶硅po4的栅极以及被形成在栅极两侧的源极和漏极，该源极和漏极包括n型扩散区dn6。源极和漏极中的一个经由触点c116被耦合到第一金属布线层m104。第一金属布线层m104还被耦合到例如负载晶体管ld2的漏极。源极和漏极中的另一个经由触点c117被耦合到第一金属布线层m111。第一金属布线层m111被耦合到反相位线/blb。

存取晶体管ac1b和用作存取晶体管ac2b的栅极的多晶硅po4经由触点c118被耦合到第一金属布线层m112。第一金属布线层m112被耦合到字线wlb。

驱动器晶体管dr1和用作负载晶体管ld1的栅极的多晶硅po1经由触点c119被耦合到第一金属布线层m104。第一金属布线层m104被电耦合到例如负载晶体管ld2的漏极。驱动器晶体管dr2和用作负载晶体管ld2的栅极的多晶硅po2经由触点c120被耦合到第一金属布线层m102。第一金属布线层m102被电耦合到例如负载晶体管ld1的漏极。

p型扩散区dp1和dp2是通过利用用作掩模的各个多晶硅栅极将p型杂质注入到n型阱区nw中而被形成的。n型扩散区dn1至dn6也是通过利用用作掩模的各个多晶硅栅极将n型杂质注入到p型阱区pw0和pw1中而被形成的。

参考图6a，第二金属布线层m21a和m21b被形成在图5的上层的右侧和左侧，并且第二金属布线层m23至m29被形成为在第二金属布线层m21a和m21b之间的类似的线。第二金属布线层m23和m25分别被提供用于位线bla和反相位线/bla。接地电压gnd被提供给布置在第二金属布线层m23和m25之间的第二金属布线层m24。

第二金属布线层m27和m29分别被提供用于位线blb和反相位线/blb。接地电压gnd被提供给布置在第二金属布线层m27和m29之间的第二金属布线层m28。

电源电压vdd被提供给布置在第二金属布线层m25和m27之间的第二金属布线层m26。

第二金属布线层m21a经由第一通孔v101被耦合到图5中的第一金属布线层m108。第二金属布线层m21b经由第一通孔v106被耦合到图5中的第一金属布线层m112。第二金属布线层m23经由第一通孔v102被耦合到图5中的第一金属布线层m106。第二金属布线层m25经由第一通孔v103被耦合到图5中的第一金属布线层m107。第二金属布线层m24经由第一通孔v107被耦合到图5中的第一金属布线层m105。第二金属布线层m27经由第一通孔v109被耦合到图5中的第一金属布线层m110。第二金属布线层m29经由第一通孔v110被耦合到图5中的第一金属布线层m111。第二金属布线层m28经由第一通孔v105被耦合到图5中的第一金属布线层m109。第二金属布线层m26经由第一通孔v104被耦合到图5中的第一金属布线层m103，并且还经由第一通孔v108被耦合到图5中的第一金属布线层m101。

以这种方式，第二金属布线层被配置为使得接地电压gnd的导线(gnd线)用作位线bla(或blb)与反相位线/bla(或/blb)之间的屏蔽以及针对端口a的反相位线/bla与针对端口b的位线blb之间的电源电压vdd的导线(vdd线)。

此外，在第二金属布线层上形成有形状类似导线的第三金属布线层m31和m32。第三金属布线层m31对应于字线wla2，并且第三金属布线层m32对应于字线wlb2。第三金属布线层m31经由第二通孔v21被耦合到第二金属布线层m21a，并且第三金属布线层m32经由第二通孔v22被耦合到第二金属布线层m21b。

此外，存储器单元mc2和与存储器单元mc2相邻的存储器单元mc3具有相对于存储器单元mc2和mc3之间的边界轴对称的布局配置，如图5所示。

因此，在边界上，用作驱动器晶体管dr1的源极的扩散区(dn1)、触点(c105a、c105b)、和存储器单元mc2中的第一金属布线层(m105)也被用作存储器单元mc3的驱动器晶体管dr1的源极。类似地，负载晶体管ld1的源极以及存取晶体管ac1b和ac2b的源极或漏极也由存储器单元mc2和mc3共享。例如，扩散区、触点和存储器单元mc2和mc1之间的边界(未被示出)上的第一金属布线层类似地由存储器单元mc2和mc1共享。

在图6a中，存储器单元mc2和mc3类似地具有相对于存储器单元mc2和mc3之间的边界轴对称的布局配置。与在存储器单元mc2中一样，在存储器单元mc3中，用于耦合字线wla的第二金属布线层m22a和用于耦合字线wlb的第二金属布线层m22b相对于边界与存储器单元mc2中的第二金属布线层m21a和m21b轴对称。

图7a和7b是示出图5和图6a的组合的横截面配置图。

图7a是沿着图5和图6a的线a-a#截取的横截面图。图7b是沿着图5和图6a的线b-b#截取的横截面图。

参考图7a，在半导体衬底sub中形成有p型阱区pw。p型阱区pw包含n型扩散区dn4和dn5，每个扩散区用作nmos晶体管的源极或漏极。在半导体衬底sub上形成有多晶硅po2和多晶硅po4，每个多晶硅用作mos晶体管的栅极。第一金属布线层m109、m110和m102被形成在多晶硅上方。

第一金属布线层m109、m110和m102经由相应的触点c112a、c114和c115被耦合到n型扩散区dn4和dn5。

包括第二金属布线层m2的位线blb被形成在第一金属布线层上方。位线blb经由第一通孔v109被耦合到第一金属布线层m110。第三金属布线层m3被形成在第二金属布线层上方，以便垂直于位线blb(远离观察者)延伸。在第三金属布线层m3中，形成有字线wla和字线wlb。在该配置中，字线wla和wlb之间的间隔大于字线wlb之间的间隔。

在图7b中，在半导体衬底sub中形成有p型阱区pw0和pw1以及n型阱区nw。在半导体衬底sub上形成有多晶硅po2和多晶硅po3，每个多晶硅用作mos晶体管的栅极。

p型阱区pw0包含n型扩散区dn2和dn3。n型阱区nw包含p型扩散区dp2。

p型阱区pw1包含n型扩散区dn4。

为方便起见，图示了这些扩散区。如图5所示，扩散区实际上等同于在两侧具有扩散区的mos晶体管的沟道部分。

第二金属布线层m2被形成在多晶硅上方。用于耦合字线wla的第二金属布线层m21a和用于耦合字线wlb的第二金属布线层m21b被形成在第二金属布线层m2的两侧。位线bla、/bla、blb和/blb、gnd线、以及vdd线被形成在第二金属布线层之间。

gnd线分别被布置在位线bla和/bla之间以及位线blb和/blb之间。vdd线被布置在位线/bla和blb之间。

字线wla2被形成为第二金属布线层m2上方的第三金属布线层m3，并且经由第二通孔v21被耦合到第二金属布线层m21a。

(用于降低字线的耦合噪声的配置)

图8是示出根据第一实施例的虚设字线的配置的说明图。

参考图8，在第一实施例中为相应字线wla提供有虚设字线dwla。此外，为相应字线wlb提供有虚设字线dwlb。

具体地，第一虚设字线dwla被设置在用于第一端口的相应字线wla上方，字线wla被布置用于相应存储器单元行。此外，第二虚设字线dwlb被设置在用于第二端口的相应字线wlb上方，其中字线wlb被布置用于相应存储器单元行。

在该示例中，为字线wlan-1提供有虚设字线dwlan-1。为字线wlan提供有虚设字线dwlan。在该示例中，为字线wlbn-1提供有虚设字线dwlbn-1。在该示例中，为字线wlbn提供有虚设字线dwlbn。

此外，提供驱动器电路用于驱动字线wla和wlb以及虚设字线dwla和dwlb。

在该示例中，提供字线驱动器电路用于驱动字线wla和wlb，并且提供虚设字线驱动器电路用于驱动虚设字线dwla和dwlb。

反相器3an、3an-1、33n和3bn-1驱动字线wlan、wlan-1、wlbn和wlbn-1，并且包括字线驱动器电路。

每个包括两级反相器的反相器4an、4an-1、4bn和4bn-1驱动虚设字线dwlan、dwlan-1、dwlbn和dwlbn-1，并且包括虚设字线驱动器电路。

与反相器3bn一样，反相器4an响应于解码信号xbn而操作。

具体地，如果反相器3bn响应于解码信号xbn(“l”电平)而以“h”电平来驱动字线wlbn，则反相器4an以相位相反的“l”电平来驱动虚设字线dwlan。如果反相器3bn响应于解码信号xbn(“h”电平)而将字线wlbn设置为“l”电平，则反相器4an以相位相反的“h”电平来驱动虚设字线dwlan。

类似地，与反相器3an一样，反相器4bn响应于解码信号xan而操作。

具体地，如果反相器3an响应于解码信号xan(“l”电平)而以“h”电平来驱动字线wlan，则反相器4bn以相位相反的“l”电平来驱动虚设字线dwlbn。如果反相器3an响应于解码信号xan(“h”电平)而以“l”电平来驱动字线wlan，则反相器4bn以相位相反的“h”电平来驱动虚设字线dwlbn。

与反相器3bn-1一样，反相器4an-1响应于解码信号xbn-1而操作。

具体地，如果反相器3bn-1响应于解码信号xbn-1(“l”电平)而以“h”电平来驱动字线wlbn-1，则反相器4an-1以相位相反的“l”电平来驱动虚设字线dwlan-1。如果反相器3bn-1响应于解码信号xbn-1(“h”电平)而以“l”电平来驱动字线wlbn-1，则反相器4an-1以相位相反的“h”电平来驱动虚设字线dwlan-1。

类似地，与反相器3an-1一样，反相器4bn-1响应于解码信号xan-1而操作。

具体地，如果反相器3an-1响应于解码信号xan-1(“l”电平)而以“h”电平来驱动字线wlan-1，则反相器4bn-1以相位相反的“l”电平来驱动虚设字线dwlbn-1。如果反相器3an-1响应于解码信号xan-1(“h”电平)而以“l”电平来驱动字线wlan-1，则反相器4bn-1以相位相反的“h”电平来驱动虚设字线dwlbn-1。

图9是根据第一实施例的上部虚设字线的上部布线布局的图。

如图9所示，虚设字线dwla和dwlb被布置在字线wla和wlb上方。在该示例中，字线wla和wlb是使用第三金属布线层而被形成的。此外，虚设字线dwla和dwlb是使用第四金属布线层而被形成的。

图10是示出根据第一实施例的字线wla和wlb以及虚设字线dwla和dwlb的横截面图。

参考图10，示出了沿着图9的线c-c#截取的横截面图。

具体地，字线wlan-1、wlbn-1、wlbn和wlan从左侧被顺序地布置。

此外，虚设字线dwla和dwlb分别被布置在字线wla和wlb上方。

具体地，虚设字线dwlan-1、dwlbn-1、dwlbn和dwlan从左侧被顺序地布置。

字线wla和wlb以异步方式操作。

因此，例如，如果字线wlan-1被驱动，则由于耦合噪声，字线wlbn-1受到字线wlan-1的影响。

在该示例中，当字线wlan-1被驱动时，耦合噪声对字线wlbn-1的影响被虚设字线dwlbn-1抵消。

图11是根据第一实施例的用于解释响应于解码信号的字线和虚设字线的驱动的时序图。

参考图9，在时间t0，针对端口a的解码信号以“l”电平被设置。相应地，字线wlan-1以“h”电平被驱动。

同时，响应于针对端口a的解码信号(“l”电平)，虚设字线dwlbn-1以“l”电平被驱动。

在时间t2，针对端口a的解码信号以“h”电平被设置。字线wlan-1相应地被降低到“l”电平。此时，响应于针对端口a的解码信号(“h”电平)，虚设字线dwlbn-1以“h”电平被驱动。

利用这种配置，当字线wlan-1以“h”电平被驱动时，字线wlan-1旁边的虚设字线dwlbn-1以“l”电平被驱动。当字线wlan-1降低到“l”电平时，字线wlan-1旁边的虚设字线dwlbn-1以“h”电平被驱动。

因此，如果字线wlan-1被驱动，则由于与耦合电容相对应的耦合噪声，字线wlbn-1受到字线wlan-1的影响。

然而，当字线wlan-1被驱动时，为字线wlan-1旁边的字线wlbn-1提供的虚设字线dwlbn-1以相反的相位被驱动。

因此，字线wlan-1和虚设字线dwlb-1以相反的相位被驱动，从而消除了与耦合电容相对应的耦合噪声对字线wlbn-1的影响。

同样，对于以异步方式操作的端口b，字线和虚设字线被类似地驱动。

具体地，在时间t1，针对端口b的解码信号以“l”电平被设置。相应地，字线wlbn以“h”电平被驱动。

同时，响应于针对端口b的解码信号(“l”电平)，虚设字线dwlan以“l”电平被驱动。

在时间t3，针对端口b的解码信号以“h”电平被设置。字线wlbn相应地被降低到“l”电平。此时，响应于针对端口b的解码信号(“h”电平)，虚设字线dwlan以“h”电平被驱动。

利用这种配置，当字线wlbn以“h”电平被驱动时，字线wlbn旁边的虚设字线dwlan以“l”电平被驱动。当字线wlbn被降低到“l”电平时，字线wlbn旁边的虚设字线dwlan以“h”电平被驱动。

因此，如果字线wlbn被驱动，则由于与耦合电容相对应的耦合噪声，字线wlan受到字线wlbn的影响。

然而，当字线wlbn被驱动时，为字线wlbn旁边的字线wlan提供的虚设字线dwlan以相反的相位被驱动。

因此，字线wlbn和虚设字线dwlan以相反的相位被驱动，从而消除了与耦合电容相对应的耦合噪声对字线wlan的影响。

换言之，可以实现能够在抑制面积增加的同时降低耦合噪声的半导体器件。

(第一修改)

图12是示出根据第一实施例的第一修改的字线wla和wlb以及虚设字线dwla和dwlb的横截面图。

参考图12，虚设字线dwla和dwlb的宽度根据图10的配置进行调节。

字线wla和wlb以及虚设字线dwla和dwlb的宽度可以被调节为不同的宽度。

具体地，字线wla和wlb之间的间隔可以不同于字线wlb与虚设字线dwlb之间的间隔。

因此，将字线wla和wlb之间的间隔与字线wlb和虚设字线dwlb之间的间隔进行比较。在以下描述中，字线wlb和虚设字线dwlb之间的间隔大于相邻字线wla和wlb之间的间隔。在这种情况下，如图12所示，虚设字线dwla和dwlb的宽度可以大于字线wla和wlb的宽度，使得与根据针对虚设字线dwla和dwlb的耦合电容而为字线wla和wlb提供的耦合电容相对应的耦合噪声具有与相邻字线wlb和wla的耦合噪声相同的影响。

备选地，将字线wla和wlb之间的间隔与字线wlb和虚设字线dwlb之间的间隔进行比较。在以下描述中，相邻字线wla和wlb之间的间隔大于字线wlb和虚设字线dwlb之间的间隔。在这种情况下，虚设字线dwla和dwlb的宽度可以大于字线wla和wlb的宽度，使得与由虚设字线dwla和dwlb为字线wla和wlb提供的耦合电容相对应的耦合噪声具有与相邻字线wlb和wla的耦合噪声相同的影响。

(第二修改)

在第一修改中，调节导线宽度。

图13是示出根据第一实施例的第二修改的字线wla和wlb以及虚设字线dwla和dwlb的布局的说明图。

参考图13，虚设字线dwla和dwlb的长度根据图9的配置进行调节。

在该修改中，在相同的方向上延伸的虚设字线dwla和dwlb被分成短的长度。这可以调节耦合电容。

具体地，字线wla和wlb之间的间隔可以不同于字线wlb和虚设字线dwlb之间的间隔。

因此，将字线wla和wlb之间的间隔与字线wlb和虚设字线dwlb之间的间隔进行比较。在以下描述中，字线wlb与虚设字线dwlb之间的间隔大于相邻字线wla和wlb之间的间隔。在这种情况下，如图13所示，虚设字线dwla和dwlb可以比字线wla和wlb更长，使得与根据针对虚设字线dwla和dwlb的耦合电容而为字线wla和wlb提供的耦合电容相对应的耦合噪声具有与相邻字线wlb和wla的耦合噪声相同的影响。备选地，可以将虚设字线dwla和dwlb调节为更长的长度，以便调节耦合电容。

还可以根据第一修改和第二修改来调节耦合电容。

(第二实施例)

在第一实施例中，可以通过调节虚设字线dwla和dwlb的宽度或长度来调节与耦合电容相对应的耦合噪声的影响。

在第二实施例中，根据另一方法调节虚设字线dwla和dwlb的宽度或长度，以便调节与耦合电容相对应的耦合噪声的影响。

图14是示出根据第二实施例的虚设字线驱动器电路的配置的说明图。

参考图14，根据第二实施例的虚设字线驱动器电路与图8中的虚设字线驱动器电路的不同之处在于最后一级中的反相器4a和4b的配置，反相器4a和4b包括虚设字线驱动器电路。

具体地，最后一级中的反相器4a和4b接收来自电源线adlcvdd和bdlcvdd的电压供应而不是电源电压vdd。

具体地，最后一级中的反相器4a和4b根据电源线adlcvdd和bdlcvdd的电压来驱动虚设字线dwla和dwlb。

电源线adlcvdd被耦合到升压电路100。

升压电路100包括p沟道mos晶体管101、电容器102和反相器103。

升压电路100响应于控制信号clka的输入而操作，并且向电源线adlcvdd提供从电源电压vdd升压的电压。

p沟道mos晶体管102被设置在电源电压vdd与电源线adlcvdd之间。p沟道mos晶体管102的栅极接收控制信号clka的输入。

当控制信号clka以“h”电平被设置时，p沟道mos晶体管101截止。当控制信号clka以“l”电平被设置时，p沟道mos晶体管导通。电容器102被并联地耦合到p沟道mos晶体管101，并且被耦合到反相器103。反相器103接收控制信号clka的输入。

在初始状态下，控制信号clka以“l”电平被设置。相应地，电源电压vdd和电源线adlcvdd被彼此耦合。当控制信号clka以“h”电平被设置时，p沟道mos晶体管101截止。然后，反相器103向电容器102输出“h”电平信号。

响应于来自反相器103的信号，电容器102中的电荷被释放以提升电源线adlcvdd的电压。

虚设字线dwla使用升压电压来驱动。

这可以增加来自虚设字线dwla的耦合噪声对字线wla的影响。

具体地，例如，将字线wla与字线wlb之间的间隔与字线wla和虚设字线dwla之间的间隔进行比较。在以下描述中，字线wla与虚设字线dwla之间的间隔大于相邻字线wla和wlb之间的间隔。在这种情况下，用于驱动虚设字线dwla的电压可以被增加到等同于相邻字线wlb和wla的耦合噪声的影响，使得耦合噪声的影响根据从虚设字线dwla为字线wla提供的耦合电容而增加。

为虚设字线dwla提供有电源线adlcvdd，并且提升电源线adlcvdd的电压。类似地，该方法适用于电源线bdlcvdd。具体地，为虚设字线dwlb提供的电源线bdlcvdd的电压被提升，并且然后虚设字线dwlb由增加的电压来驱动。

在以上说明中，虚设字线dwla和dwlb使用升压电压来驱动。升压电压可以用降低的电压来代替。

(修改)

图15是示出根据第二实施例的修改的虚设字线驱动器电路的配置的说明图。

参考图15，根据第二实施例的修改的虚设字线驱动器电路与图14中的虚设字线驱动器电路的不同之处在于升压电路100由降压电路110代替。

其他配置与图14中的配置相同，并且因此，将不再重复其详细说明。

降压电路110包括p沟道mos晶体管111和112以及反相器113。

p沟道mos晶体管111被设置在电源电压vdd与电源线adlcvdd之间。p沟道mos晶体管112被设置在电源线adlcvdd与地电压gnd之间。p沟道mos晶体管111的栅极被耦合到地电压gnd。因此，p沟道mos晶体管111总是导通的。p沟道mos晶体管112的栅极通过反相器113接收控制信号clka的输入。

当控制信号clka以“h”电平被设置时，p沟道mos晶体管112导通。当控制信号clka以“l”电平被设置时，p沟道mos晶体管112截止。

因此，可以通过调节控制信号clka的“h”电平周期来调节电源线adlcvdd的电压电平。

控制信号clka的“h”电平周期被延长的时间越长，电源线adlcvdd的电压就下降得越低。

在初始状态下，控制信号clka以“l”电平被设置。相应地，电源电压vdd和电源线adlcvdd被彼此耦合。当控制信号clka以“h”电平被设置时，p沟道mos晶体管112导通。相应地，电源线adlcvdd的电压被降低。

例如，将字线wla与字线wlb之间的间隔与字线wla和虚设字线dwla之间的间隔进行比较。在以下描述中，相邻字线wla和wlb之间的间隔大于字线wla和虚设字线dwla之间的间隔。在这种情况下，用于驱动虚设字线dwla的电压可以被减小到等同于相邻字线wlb和wla的耦合噪声的影响，使得耦合噪声的影响根据从虚设字线dwla为字线wla提供的耦合电容而减小。

为虚设字线dwla提供电源线adlcvdd，并且使电源线adlcvdd的电压下降。该修改类似地适用于电源线bdlcvdd。具体地，使为虚设字线dwlb提供的电源线bdlcvdd的电压下降，并且然后虚设字线dwlb由下降的电压来驱动。

(第三实施例)

图16是示出根据第三实施例的虚设字线的配置的说明图。

参考图16，第三实施例与第一实施例的配置的不同之处在于字线的顺序。

具体地，两个字线wlb与字线wla相邻。换言之，字线wla和wlb被交替布置。

在该配置中，字线的耦合噪声也被减小。

在第三实施例中，为相应字线wla提供有虚设字线dwla。

此外，为相应字线wlb提供有虚设字线dwlb。

根据第三实施例的虚设字线由合成电路来驱动。具体地，反相器4a和4b由合成电路5a和5b来代替。

合成电路5a和5b包括虚设字线驱动器电路。

合成电路5a和5b各自包括nor电路和反相器。

具体地，合成电路5a和5b接收用于驱动相邻字线的解码信号的输入。合成电路5a和5b响应于解码信号驱动与相邻字线wla和wlb相反相位的虚设字线dwla和dwlb。

合成电路5an响应于与反相器3bn的解码信号相同的解码信号xbn或与为相邻字线提供的反相器的解码信号相同的解码信号而操作。

具体地，如果反相器3bn响应于解码信号xbn(“l”电平)而以“h”电平来驱动字线wlbn，则合成电路5an以相位相反的“l”电平来驱动虚设字线dwlan。如果反相器3bn响应于解码信号xbn(“h”电平)而“l”电平来设置字线wlbn，则合成电路5an以相位相反的“h”电平来驱动虚设字线dwlan。

合成电路5bn响应于与反相器3an的解码信号相同的解码信号xan或与为相邻字线wlbn-1提供的反相器3b-1的解码信号相同的解码信号xbn-1而操作。

具体地，如果反相器3an响应于解码信号xan(“l”电平)而以“h”电平来驱动字线wlan，则合成电路5bn以相位相反的“l”电平来驱动虚设字线dwlbn。如果反相器3an响应于解码信号xan(“h”电平)而以“l”电平来设置字线wlan，则合成电路5bn以相位相反的“h”电平来驱动虚设字线dwlbn。

如果反相器3bn-1响应于解码信号xbn-1(“l”电平)而以“h”电平来驱动字线wlbn-1，则合成电路5bn以相位相反的“l”电平来驱动虚设字线dwlbn。如果反相器3bn-1响应于解码信号xbn-1(“h”电平)而以“l”电平来设置字线wlbn-1，则合成电路5bn以相位相反的“h”电平来驱动虚设字线dwlbn。

合成电路5bn-1响应于与为相邻字线wlan-1提供的反相器3an-1的解码信号相同的解码信号xan-1或与从相邻字线wlbn提供的反相器3bn的解码信号相同的解码信号xbn而操作。

具体地，如果反相器3an-1响应于解码信号xan-1(“l”电平)而以“h”电平来驱动字线wlan-1，则合成电路5bn-1以相位相反的“l”电平来驱动虚设字线dwlbn-1。如果反相器3an-1响应于解码信号xan-1(“h”电平)而以“l”电平来驱动字线wlan-1，则合成电路5bn-1以相位相反的“h”电平来驱动虚设字线dwlbn-1。

如果反相器3bn响应于解码信号xbn(“l”电平)而以“h”电平来驱动字线wlbn，则合成电路5bn-1以相位相反的“l”电平来驱动虚设字线dwlbn-1。如果反相器3bn响应于解码信号xbn(“h”电平)而以“l”电平来设置字线wlbn，则合成电路5bn-1以相位相反的“h”电平来驱动虚设字线dwlbn-1。

合成电路5an-1响应于与为相邻字线wlbn-1提供的反相器3bn-1的解码信号相同的解码信号xbn-1或与为相邻字线提供的反相器的解码信号相同的解码信号而操作。

具体地，如果反相器3bn-1响应于解码信号xbn-1(“l”电平)而以“h”电平来驱动字线wlbn-1，则合成电路5an-1以相位相反的“l”电平来驱动虚设字线dwlan-1。如果反相器3bn-1响应于解码信号xbn-1(“h”电平)而以“l”电平来设置字线wlbn-1，则合成电路5an-1以相位相反的“h”电平来驱动虚设字线dwlan-1。

图17是示出根据第三实施例的字线wla和wlb以及虚设字线dwla和dwlb的横截面图。

参考图17，字线wlan-1、wlbn-1、wlan和wlbn从左侧被顺序地布置。

此外，虚设字线dwla和dwlb分别被布置在字线wla和wlb上方。

具体地，虚设字线dwlan-1、dwlbn-1、dwlan和dwlbn从左侧被顺序地布置。

字线wla和wlb以异步方式操作。

因此，例如，如果字线wlbn-1被驱动，则由于耦合噪声，两个相邻字线wlan-1和wlan受到字线wlbn-1的影响。

因此，在该示例中，当字线wlbn-1被驱动时，耦合噪声对两个相邻字线wlan和wlan-1的影响分别被虚设字线dwlan和dwlan-1抵消。

利用这种配置，当字线wlbn-1以“h”电平被驱动时，两个虚设字线dwlan和dwlan-1以“l”电平被驱动。

当字线wlbn-1被降低到“l”电平时，两个相邻虚设字线dwlan和dwlan-1以“h”电平被驱动。

因此，如果字线wlbn-1被驱动，则由于与耦合电容相对应的耦合噪声，字线wlan和wlan-1受到字线wlbn-1的影响。

然而，当字线wlbn-1被驱动时，为相应的两个相邻字线wlan和wlan-1提供的虚设字线dwlan和dwlan-1以相反的相位被驱动。

因此，字线wlbn-1以及虚设字线dwlan和dwlan-1以相反的相位被驱动，从而消除了与耦合电容相对应的耦合噪声对字线dwlan和wlan-1的影响。

对于其他字线wla也是如此。

(第四实施例)

在前述配置中，为相应字线wla和wlb提供有虚设字线。

备选地，可以共享虚设字线。

图18是示出根据第四实施例的虚设字线的配置的说明图。

参考图18，第四实施例与第一实施例的配置的不同之处在于提供了公共虚设字线。

具体地，为两个字线提供有公共虚设字线。

在该示例中，为字线wlbn和wlbn-1提供有公共虚设字线dwlcn-1。

此外，为字线wlan-2和wlan-1提供有公共虚设字线dwlcn-2。

此外，为字线wlan和wlan+1提供有公共虚设字线dwlcn。

在该配置中，也减小了字线的耦合噪声。

根据第四实施例的虚设字线由合成电路来驱动。具体地，合成电路5a和5b用合成电路6c来代替。

合成电路6c包括虚设字线驱动器电路。

合成电路6c包括nor电路和反相器。

具体地，合成电路6a接收用于驱动相邻字线的解码信号的输入。合成电路6c响应于解码信号而以与相邻字线相反的相位来驱动虚设字线dwlc。

合成电路6cn-1响应于与为与两个字线wlbn和wlbn-1相邻的字线wlan而提供的反相器3an的解码信号相同的解码信号xan或与为字线wlan-1提供的反相器3an-1的解码信号相同的解码信号xan-1而操作。

合成电路6cn响应于与为与两个字线wlan和wlan+1相邻的字线wlbn而提供的反相器3bn的解码信号相同的解码信号xbn或者与为字线wlbn+1提供的反相器的解码信号相同的解码信号xan+1而操作。

合成电路6cn-2响应于与为与两个字线wlan-1和wlan-2相邻的字线wlbn-1而提供的反相器3bn-1的解码信号相同的解码信号xbn-1或与为字线wlbn-2提供的反相器的解码信号相同的解码信号xbn-2而操作。

具体地，如果反相器3bn响应于解码信号xbn(“l”电平)而以“h”电平来驱动字线wlbn，则合成电路6cn以相位相反的“l”电平来驱动虚设字线dwlcn。如果反相器3bn响应于解码信号xbn(“h”电平)而以“l”电平来设置字线wlbn，则合成电路6cn以相位相反的“h”电平驱动虚设字线dwlcn。

具体地，如果反相器3an响应于解码信号xan(“l”电平)而以“h”电平来驱动字线wlan，则合成电路6cn-1以相位相反的“l”电平来驱动虚设字线dwlcn-1。如果反相器3an响应于解码信号xan(“h”电平)而以“l”电平来设置字线wlan，则合成电路6cn-1以相位相反的“h”电平来驱动虚设字线dwlcn-1。

如果反相器3bn-1响应于解码信号xbn-1(“l”电平)而以“h”电平来驱动字线wlbn-1，则合成电路6cn-2以相位相反的“l”电平来驱动虚设字线dwlcn-2。如果反相器3bn-1响应于解码信号xbn-1(“h”电平)而以“l”电平来设置字线wlbn-1，则合成电路6cn-2以相位相反的“h”电平来驱动虚设字线dwlcn-2。

具体地，如果反相器3an-1响应于解码信号xan-1(“l”电平)而以“h”电平来驱动字线wlan-1，则合成电路6cn-1以相位相反的“l”电平来驱动虚设字线dwlcn-1。如果反相器3an-1响应于解码信号xan-1(“h”电平)而以“l”电平来驱动字线wlan-1，则合成电路6cn-1以相位相反的“h”电平来驱动虚设字线dwlcn-1。

图19是示出根据第四实施例的字线wla和wlb以及虚设字线dwlc的横截面图。

参考图19，字线wlan-2、wlan-1、wlbn-1、wlbn、wlan和wlan-1从左侧被顺序地布置。

此外，公共虚设字线dwlcn-2被布置用于字线wlan-2和wlan-1。

此外，公共虚设字线dwlcn-1被布置用于字线wlbn-1和wlbn。

此外，公共虚设字线dwlcn被布置用于字线wlan和wlan+1。

字线wla和wlb以异步方式操作。

因此，例如，如果字线wlbn-1被驱动，则由于耦合噪声，两个相邻字线wlan-1和wlan受到字线wlbn-1的影响。

因此，在该示例中，当字线wlbn-1被驱动时，耦合噪声对相邻字线wlan-1的影响被虚设字线dwlcn-2抵消。

当字线wlan-1被驱动时，耦合噪声对相邻字线wlbn-1的影响被虚设字线dwlcn-1抵消。

利用这种配置，当字线wlbn-1以“h”电平被驱动时，为相邻字线提供的虚设字线dwlcn-2以“l”电平被驱动。此外，当字线wlbn-1被降低到“l”电平时，为相邻字线提供的虚设字线dwlcn-2以“h”电平被驱动。

因此，如果字线wlbn-1被驱动，则由于与耦合电容相对应的耦合噪声，字线wlan-1受到字线wlbn-1的影响。

然而，当字线wlbn-1被驱动时，为相邻字线wlan-1提供的虚设字线dwlcn-2以相反的相位被驱动。

因此，字线wlbn-1和虚设字线dwlcn-2以相反的相位被驱动，从而消除了与耦合电容相对应的耦合噪声对字线wlan-1的影响。

对于其他字线wla也是如此。

根据本实施例，可以实现在字线之间具有大噪声容限的半导体器件。可以用小面积实现具有大噪声容限的半导体器件。特别是在字线之间，可以扩展针对端口之间的干扰的噪声容限。

(其他实施例)

包括sram存储器单元的多端口存储器作为示例进行了描述。本发明类似地适用于包括dram存储器单元的多端口存储器。备选地，可以组合至少部分实施例。

根据前述实施例具体描述了本公开。明显地，本公开不限于这些实施例，并且可以在本公开的范围内进行各种改变。