三维存储器的失效分析方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种三维存储器的失效分析方法。

背景技术：

随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限、现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，各种不同的三维(3d)闪存存储器结构应运而生，例如3dnor(3d或非)闪存和3dnand(3d与非)闪存。

其中，3dnand存储器以其小体积、大容量为出发点，将储存单元采用三维模式层层堆叠的高度集成为设计理念，生产出高单位面积存储密度，高效存储单元性能的存储器，已经成为新兴存储器设计和生产的主流工艺。

对设计和制造后的三维存储器进行失效分析是提高三维存储器产率、改善工艺技术可靠性和稳定性的重要手段。但是，现有的失效分析方法在定位失效点时准确度较低，严重降低了失效分析工作的成功率。

因此，如何提高三维存储器失效分析过程中失效点定位的准确度，改善失效分析的工作效率，是目前亟待解决的技术问题。

技术实现要素：

本发明提供一种三维存储器的失效分析方法，用于解决现有的三维存储器在失效分析过程中失效点定位准确度较低的问题。

为了解决上述问题，本发明提供了一种三维存储器的失效分析方法，包括如下步骤：

提供一存储区域，所述存储区域包括多条平行设置的阵列共源极，相邻阵列共源极之间具有插塞，所述插塞的端部用于与字线电连接；

获取与失效字线电连接的目标插塞的位置；

形成连接线于所述存储区域，所述连接线电连接所述存储区域内的所有阵列共源极；

分别引出所述目标插塞与一所述阵列共源极的触点至所述三维存储器外部，以对所述失效字线进行热点定位分析。

优选的，获取与失效字线电连接的目标插塞的位置的具体步骤包括：

采用电压对比法获取所述存储区域的插塞表征图像，根据所述插塞表征图像中每一插塞的对比度确定与出现短路的失效字线电连接的目标插塞位置。

优选的，还包括如下步骤：

分别测量每一所述阵列共源极与所述目标插塞之间的漏电曲线；

判断与多条阵列共源极一一对应的多条漏电曲线是否均为二极管特性曲线，若是，则形成连接线于所述存储区域。

优选的，分别测量每一所述阵列共源极与所述目标插塞之间的漏电曲线的具体步骤包括：

分别采用第一探针、第二探针引出一所述目标插塞的触点、所述阵列共源极的触点至所述三维存储器外部；

检测所述第一探针与所述第二探针之间的电性能，获取与一所述阵列共源极对应的一漏电曲线。

优选的，还包括如下步骤：

判断与多条阵列共源极一一对应的多条漏电曲线中是否存在直线型曲线，若是，则直接进行分别引出所述目标插塞与一所述阵列共源极的触点至所述三维存储器外部的步骤。

优选的，所述阵列共源极沿第一方向延伸，多条所述阵列共源极沿与所述第一方向平行的第二方向排列；形成连接线于所述存储区域的具体步骤包括：

沉积第一导电材料，形成沿第二方向延伸并电连接多条所述阵列共源极的连接线。

优选的，所述阵列共源极包括：

位于所述存储区域相对两边缘的第一阵列共源极；

位于两个所述第一阵列共源极之间的至少一条第二阵列共源极，所述第二阵列共源极由多段相互分隔的子阵列共源极构成。

优选的，形成连接线于所述存储区域的具体步骤包括：

沉积第一导电材料，形成沿所述第一方向平行排列的若干条所述连接线，所述连接线电连接所述第一阵列共源极与所述子阵列共源极。

优选的，所述连接线与所述子阵列共源极的端部之间具有一预设间隙。

优选的，所述第一导电材料为钨。

优选的，形成连接线于所述存储区域的具体步骤包括：

采用聚焦离子束显微镜沉积第一导电材料于所述存储区域。

优选的，分别引出所述目标插塞与一所述阵列共源极的触点至所述三维存储器外部的具体步骤包括：

于所述三维存储器外部形成用于热点定位分析的第一垫块和第二垫块；

沉积第二导电材料，同时形成第一引出线和第二引出线，所述第一引出线的一端连接所述目标插塞、另一端连接所述第一垫块，所述第二引出线的一端连接一所述阵列共源极、另一端连接所述第二垫块。

本发明提供的三维存储器的失效分析方法，通过将一存储区域内多条相互独立的阵列共源极电连接为一体之后，将与失效字线对应的目标插塞和一阵列共源极的触点引出至三维存储器外部，从而实现了对具有多条相互独立的阵列共源极的存储区域内漏电路径的热点定位分析，提高了三维存储器在失效分析过程中热点定位的准确度和定位的效率，确保了三维存储器失效分析结果的可靠性。

附图说明

附图1是本发明具体实施方式中三维存储器的失效分析方法的流程图；

附图2a-2d是本发明具体实施方式中三维存储器在失效分析过程中的主要步骤的结构示意图；

附图3a-3b是本发明具体实施方式中两种漏电曲线的结构示意图。

具体实施方式

下面结合附图对本发明提供的三维存储器的失效分析方法的具体实施方式做详细说明。

在三维存储器类芯片的失效分析中，一种主要的失效类型为字线(wordline)与阵列共源极(arraycommonsource，acs)之间的漏电，准确且高效的对该类型漏电进行物理性失效分析，对于三维存储器制造工艺的改善具有极其重要的意义。然而，在失效分析中，对失效点的准确定位是该类型失效分析的关键。目前常规的失效分析方法，是将失效的目标字线和与该目标字线对应区域的阵列共源极引出，进行热点定位分析。

三维存储器包括呈阵列排布的多个存储区域，而一个存储区域中通常包括多条独立的阵列共源极，这些阵列共源极通过上层的互连金属层电连接。因此，在失效分析的过程中，一旦三维存储器样品处理至暴露钨栓塞层(contactlayer)，存储区域内的多条阵列共源极便呈现为多段且相互分离的状态，此时，则无法判断字线漏电路径，更无法通过常规方法引出漏电端进行热点定位分析。

因此，为了提高失效分析中热点定位的准确度，本具体实施方式提供了一种三维存储器的失效分析方法，附图1是本发明具体实施方式中三维存储器的失效分析方法的流程图，附图2a-2d是本发明具体实施方式中三维存储器在失效分析过程中的主要步骤的结构示意图。本具体实施方式中所述的三维存储器可以是但不限于3dnand存储器。

如图1、图2a-图2d所示，本具体实施方式提供的三维存储器的失效分析方法，包括如下步骤：

步骤s11，提供一存储区域10，所述存储区域10包括多条平行设置的阵列共源极11，相邻阵列共源极11之间具有插塞12，所述插塞12的端部用于与字线电连接。

具体来说，所述三维存储器包括衬底以及位于所述衬底上的堆叠结构，所述堆叠结构由沿垂直于所述衬底的方向交替堆叠的层间绝缘层和栅极层构成。所述堆叠结构包括核心区域以及围绕所述核心区域设置的台阶区域。所述核心区域包括呈阵列排布的多个所述存储区域10。举例来说，本具体实施方式中所述的存储区域10可以为一块存储区。字线层设置于堆叠结构上方，包括多条平行排列的字线。所述插塞12的顶端与一所述字线电连接，用于将所述字线的信号传输至所述存储区域10。本具体实施方式中所述的插塞12可以采用钨等导电材料构成，例如所述插塞12可以为钨栓塞。

本具体实施方式在获取一待分析的三维存储器之后，可以通过对所述三维存储器进行化学机械研磨等处理，去除所述三维存储器表面覆盖的介质层和字线层，暴露所述插塞12与所述阵列共源极11。此时，位于同一所述存储区域10内的多条所述阵列共源极11呈相互分离的状态，如图2a所示。

步骤s12，获取与失效字线电连接的目标插塞121的位置，如图2a所示。

优选的，获取与失效字线电连接的目标插塞121的位置的具体步骤包括：

采用电压对比(voltagecontrast，vc)法获取所述存储区域10的插塞表征图像，根据所述插塞表征图像中每一插塞的对比度确定与出现短路的失效字线电连接的目标插塞121位置。

具体来说，可以利用聚焦离子束显微镜等装置扫描所述存储区域10，通过电压对比得到如图2a所示的插塞表征图像。在如图2a所示的插塞表征图像中，对比度为亮的是与出现漏电的字线连接的插塞，例如图2a中的目标插塞121；对比度为灰的是与正常的字线连接的插塞，例如图2a中的正常插塞122；对比度为暗的则是与出现断路的字线连接的插塞(图2a中未示出)。其中，对比度为灰是指对比度介于亮与暗之间的状态。

步骤s13，形成连接线24于所述存储区域10，所述连接线24电连接所述存储区域内10的所有阵列共源极11，如图2c所示。即通过所述连接线24对所述存储区域10内部的阵列共源极11进行修补，使得所述存储区域10内部的所有阵列共源极11电连接为一个整体。

优选的，所述阵列共源极11沿第一方向延伸，多条所述阵列共源极11沿与所述第一方向平行的第二方向排列；形成连接线24于所述存储区域10的具体步骤包括：

沉积第一导电材料，形成沿第二方向延伸并电连接多条所述阵列共源极11的连接线24。

优选的，所述阵列共源极11包括：

位于所述存储区域10相对两边缘处的第一阵列共源极111；

位于两个所述第一阵列共源极111之间的至少一条第二阵列共源极112，所述第二阵列共源极112由多段相互分隔的子阵列共源极1121构成。

具体来说，如图2a、图2c所示，每条所述阵列共源极11均沿x轴方向延伸，多条所述阵列共源极11沿y轴方向平行、间隔排列。多条所述阵列共源极11包括位于所述存储区域10沿y轴方向分布的相对两边界处的两条第一阵列共源极111和位于两条所述第一阵列共源极111之间的至少一条第二阵列共源极112(图2a、图2c中示出了位于两条所述第一阵列共源极111之间的两条所述第二阵列共源极112)。每条所述第二阵列共源极112由沿x轴方向依次排布、且相互隔开的多段所述子阵列共源极1121构成。

优选的，形成连接线24于所述存储区域10的具体步骤包括：

沉积第一导电材料，形成沿所述第一方向平行排列的若干条所述连接线24，所述连接线24电连接所述第一阵列共源极111与所述子阵列共源极1121。

具体来说，于暴露所述插塞12与所述阵列共源极11的堆叠结构的表面沉积所述第一导电材料，形成沿y轴方向延伸的所述连接线24，且若干条所述连接线24沿x轴方向平行排列。每条所述连接线24的两端分别与位于所述存储区域10边界的两条所述第一阵列共源极111电连接，两端之间的部分与所述子阵列共源极1121电连接，即每一条所述连接线24都与所述存储区域10内的所有阵列共源极11连接。

在本具体实施方式中，为了进一步提高热点定位分析的准确度，对于构成一第二阵列共源极112的多段所述子阵列共源极1121可以分为：位于所述存储区域10沿x轴方向分布的相对两边界处的两段第一子阵列共源极和位于两段所述第一子阵列共源极之间的至少一段第二子阵列共源极。在形成所述连接线24的过程中，每一所述第二子阵列共源极沿x轴方向分布的相对两侧均形成所述连接线24，所述第一子阵列共源极仅在朝向所述第二子阵列共源极的一侧形成所述连接线24。

优选的，所述连接线24与所述子阵列共源极1121的端部23之间具有一预设间隙。

具体来说，为了避免造成结构性假点，本具体实施方式中所述连接线24和所述子阵列共源极1121的连接点与所述阵列共源极1121的端部23之间具有一间隙，即所述连接线24与所述子阵列共源极1121的连接点偏离所述端部23。其中，所述预设间隙的具体宽度本领域技术人员可以根据实际需要进行选择。

本领域技术人员可以根据实际需要选择所述第一导电材料的材质。优选的，所述第一导电材料为钨。

优选的，形成连接线24于所述存储区域10的具体步骤包括：

采用聚焦离子束显微镜沉积第一导电材料于所述存储区域10。

步骤s14，分别引出所述目标插塞121与一所述阵列共源极11的触点至所述三维存储器外部，以对所述失效字线进行热点定位分析。

优选的，所述三维存储器的失效分析方法还包括如下步骤：

分别测量每一所述阵列共源极11与所述目标插塞121之间的漏电曲线；

判断与多条阵列共源极11一一对应的多条漏电曲线是否均为二极管特性曲线，若是，则形成连接线24于所述存储区域10。

优选的，分别测量每一所述阵列共源极11与所述目标插塞121之间的漏电曲线的具体步骤包括：

分别采用第一探针21、第二探针22引出一所述目标插塞121的触点、所述阵列共源极11的触点至所述三维存储器外部，如图2b所示；

检测所述第一探针21与所述第二探针22之间的电性能，获取与一所述阵列共源极11对应的一漏电曲线。

为了提高漏电曲线测试的准确度，所述第一探针21与所述第二探针22均优选为纳米探针。

优选的，所述三维存储器的失效分析方法还包括如下步骤：

判断与多条阵列共源极11一一对应的多条漏电曲线中是否存在直线型曲线，若是，则直接进行分别引出所述目标插塞121与一所述阵列共源极11的触点至所述三维存储器外部的步骤。

附图3a-3b是本发明具体实施方式中两种漏电曲线的结构示意图。具体来说，当所述漏电曲线的形状为如图3a所示的二极管特性曲线时，则说明所述目标插塞121与该漏电曲线对应的阵列共源极11之间间接短路；当所述漏电曲线的形状为如图3b所示的一次函数曲线(即直线型)时，则所述目标插塞121与该漏电曲线对应的阵列共源极11之间直接短路。当与所述存储区域10内部的所有阵列共源极11对应的漏电曲线都是如图3a所示的二极管特性曲线时，则进行步骤13；当所述存储区域10内部存在一条阵列共源极11的漏电曲线是如图3b所示的直线型曲线时，则直接进行步骤14，无需进行步骤s13，最终得到如图2d所示的结构。

优选的，分别引出所述目标插塞121与一所述阵列共源极11的触点至所述三维存储器外部的具体步骤包括：

于所述三维存储器外部形成用于热点定位分析的第一垫块251和第二垫块261；

沉积第二导电材料，同时形成第一引出线252和第二引出线262，所述第一引出线252的一端连接所述目标插塞121、另一端连接所述第一垫块251，所述第二引出线262的一端连接一所述阵列共源极11、另一端连接所述第二垫块261。

其中，所述第二导电材料也可为钨。

在对所述失效字线进行热点定位分析之后，可以对抓取到的热点使用正常制样流程制成透射电子显微镜样品，以进一步进行失效类型的表征。

本具体实施方式提供的三维存储器的失效分析方法，通过将一存储区域内多条相互独立的阵列共源极电连接为一体之后，将与失效字线对应的目标插塞和一阵列共源极的触点引出至三维存储器外部，从而实现了对具有多条相互独立的阵列共源极的存储区域内漏电路径的热点定位分析，提高了三维存储器在失效分析过程中热点定位的准确度和定位的效率，确保了三维存储器失效分析结果的可靠性。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。