SRAM存储单元电路的制作方法

本发明涉及电子技术领域，尤其涉及一种sram存储单元电路。

背景技术：

静态随机存取存储器(staticrandom-accessmemory，sram)功耗是系统级芯片功耗的重要来源，而作为sram关键电路的存储单元的功耗对整个sram的功耗具有重要影响；另外，在传统的6管sram存储单元中，当存取管导通时存储节点与位线直接相连，位线上的噪声干扰会直接影响到存储节点中的存储数据，甚至会使存储数据发生改变而产生存储错误。

由此可见，如何降低sram存储单元的功耗以及减小位线上的噪声干扰对存储节点中存储数据的影响是srma设计的重要问题。

技术实现要素：

本发明提供的sram存储单元电路，不仅能够降低sram存储单元电路的功耗，而且能够降低位线对存储节点的电位影响以提高电路可靠性。

本发明提供一种sram存储单元电路，所述sram存储单元电路包括写入单元电路和读取单元电路，所述写入单元电路包括第一pmos管、第二pmos管、第一nmos管和第二nmos管，所述读取单元电路包括第三nmos管和第四nmos管；

所述第一pmos管的栅极与写入字线连接，漏极与写入位线连接，源极与控制节点连接；所述第二pmos管的栅极与所述控制节点连接，漏极与所述存储节点连接，源极连接电源电压；所述第一nmos管的栅极与所述存储节点连接，漏极与所述控制节点连接，源极接地；所述第二nmos管的栅极与所述控制节点连接，漏极与所述存储节点连接，源极接地；

所述第三nmos管的栅极与所述存储节点连接，漏极与所述第四nmos管的源极连接，源极接地；所述第四nmos管的栅极与读取字线连接，漏极与读取位线连接。

可选地，所述第二pmos管的上拉能力大于所述第三noms管的下拉能力。

本发明实施例提供的sram存储单元电路，在sram存储单元电路中设计读取部分与写入部分分开以及存储节点与位线分隔开的电路结构，与现有技术相比，一方面，本发明通过将读取部分与写入部分分开，即在写入数据时仅有4个晶体管参与工作，读取数据时仅有2个晶体管参与工作，相比于传统sram存储单元的6个晶体管同时工作，本发明设计的sram存储单元电路的功耗能够得到显著降低；另一方面，本发明通过将存储节点与位线分隔开，能够降低位线上的电压波动对存储节点的电位影响，进而能够降低位线上的噪声干扰对存储节点中的存储数据的影响，以提高存储单元电路的可靠性。

附图说明

图1为本发明一实施例sram存储单元电路的结构示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明提供一种sram存储单元电路，如图1所示，所述sram存储单元电路包括写入单元电路和读取单元电路，所述写入单元电路包括第一pmos管p1、第二pmos管p2、第一nmos管n1和第二nmos管n2，所述读取单元电路包括第三nmos管n3和第四nmos管n4；

所述第一pmos管p1的栅极与写入字线wwl连接，漏极与写入位线bl连接，源极与控制节点1连接；所述第二pmos管p2的栅极与所述控制节点1连接，漏极与所述存储节点q连接，源极连接电源电压vdd；所述第一nmos管n1的栅极与所述存储节点q连接，漏极与所述控制节点1连接，源极接地；所述第二nmos管n2的栅极与所述控制节点1连接，漏极与所述存储节点q连接，源极接地gnd；

所述第三nmos管n3的栅极与所述存储节点q连接，漏极与所述第四nmos管n4的源极连接，源极接地；所述第四nmos管n4的栅极与读取字线rwl连接，漏极与读取位线blx连接。

本发明实施例提供的sram存储单元电路，在sram存储单元电路中设计读取部分与写入部分分开以及存储节点与位线分隔开的电路结构，与现有技术相比，一方面，本发明通过将读取部分与写入部分分开，即在写入数据时仅有4个晶体管参与工作，读取数据时仅有2个晶体管参与工作，相比于传统sram存储单元的6个晶体管同时工作，本发明设计的sram存储单元电路的功耗能够得到显著降低；另一方面，本发明通过将存储节点与位线分隔开，能够降低位线上的电压波动对存储节点的电位影响，进而能够降低位线上的噪声干扰对存储节点中的存储数据的影响，以提高存储单元电路的可靠性。

可选地，为了降低n3的漏电对存储节点的影响，所述第二pmos管的上拉能力要大于所述第三noms管的下拉能力。

本发明实施例提供的sram存储单元电路的工作原理如下：

数据的写入

写入数据时，p1导通，写入位线bl的数据传输至存储节点q，此时n4关闭，切断读取位线blx经过n4和n3的放电路径。

具体地，写入单元电路用于将输入数据取反后，经过写入位线bl写入存储节点q。当写入数据为1时，取反后传输至写入位线bl为低电平，降低写入字线wwl的电压，当满足p1管的导通条件时，控制节点1经p1管向写入位线bl放电，此时控制节点1为弱“0”状态，随着控制节点1电位的逐渐降低，p2管开始导通，存储节点q的电位被抬高，同时反馈给n1管，随着n1管的逐渐开启，控制节点1的电位经过n1管进一步放电降低，并通过p2管反馈给存储节点q，使得存储节点q最终达到高电平，至此，数据1成功写入，为了降低n3晶体管的漏电对存储节点的影响，p2晶体管的上拉能力要远远大于n3晶体管的下拉能力。当写入数据为0时，写入位线bl此时为高电平，降低写入字线wwl电压，使p1管完全开启，控制节点1被充电至高电平，此时控制节点1为强“1”状态，n2晶体管导通，将存储节点q的电位拉低至gnd，完成数据0的写入。

数据的读取

在读取数据时，通过控制n3和n4的导通状况，实现读取位线blx的放电或保持预充电位，其电压传输至外部灵敏放大电路实现数据输出。

具体地，在读取数据之前，读取位线blx预充电至高电平，当存储节点q的值为“1”时，n3和n4管打开，读取位线blx经此路径放电至低电平，传输至外部的灵敏放大器放大后，反相输出“1”；当存储节点q的值为“0”时，n3、n4同时关断，读取位线blx无放电路径，保持高电平，反相输出“0”。

由此可见，本发明实施例提供的sram存储单元电路，在写入数据时仅有4个晶体管参与工作，读取数据时仅有2个晶体管参与工作，相较于传统sram存储单元的6个晶体管同时工作，其功耗大大降低。当晶体管p1或n4导通时，由于存储节点q并未与写入位线bl或读取位线blx直接相连，从而降低了写入位线bl和读取位线blx上电压波动对存储节点q上存储数据的影响，提高了电路的可靠性。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。