只读存储器电路及其设计方法、只读存储器及电子设备与流程

本申请属于存储技术领域，具体涉及一种只读存储器电路及其设计方法、只读存储器及电子设备。

背景技术：

只读存储(readonlymemory，rom)电路，主要包含单元阵列，译码电路，读字线驱动电路等。其中，单元阵列用于存储“0101…”这样的代码，例如，16行“0101…”这样的代码需要16行的单元阵列，对应的需要16个读字线信号(readwordline，rwl)。以存储16行代码为例(每一行代码对应一个唯一读地址)，相应的传统rom电路架构如图1所示，包含译码电路、16行单元阵列以及包含16个逻辑电路的读字线驱动电路(省略了读出电路和控制电路)。由于rom存储的代码中可能会存在重复的代码，以第0行与第1行的代码重复为例进行说明，如图1左上部分的代码所示。虽然这16行代码中有两行代码重复，但是传统的rom电路还是用16行的单元阵列来分别存储16行的代码，相应地需要16路逻辑电路，用于输出16个读字线信号(readwordline，rwl)，这样导致电路在面积和功耗上的浪费。

技术实现要素：

鉴于此，本申请的目的在于提供一种只读存储器电路及其设计方法、只读存储器及电子设备，以改善现有只读存储器电路因代码重复造成电路冗余，从而导致电路面积大和功耗上的浪费的问题。

本申请的实施例是这样实现的：

第一方面，本申请实施例提供了一种只读存储器电路设计方法，包括：根据待存储的m行代码的重复情况设计单元阵列的行数，使得单元阵列的行数与所述m行代码去除重复代码后的行数n相同，其中，所述m行代码中每一行代码对应一个唯一的读地址，n、m均为正整数，且m大于n；根据所述m行代码的重复情况设计读字线驱动电路中的逻辑电路，使得读取相同代码的不同读地址对应的预译码信号均连接至同一个逻辑电路，并最终仅输出一个指向存储该相同代码的同一行单元阵列的读字线信号，从而使得所述读字线驱动电路仅包含n路逻辑电路。本申请实施例中，根据代码的重复性来精简电路，使得存储m行代码仅需要n行单元阵列，相应地读字线驱动电路中的逻辑电路也仅需要n路，从而将m条读字线精简到了n条，去掉了冗余的电路，从而减小电路面积与功耗。

结合第一方面实施例的一种可能的实施方式，所述预译码信号包括：高位地址预译码信号和低位地址预译码信号；根据所述m行代码的重复情况设计读字线驱动电路中的逻辑电路，包括：对于存在重复代码的逻辑电路，针对每一种重复代码，根据读取该种重复代码的各行对应的高位地址预译码信号和低位地址预译码信号，利用或门和与门进行组合得到最终的逻辑电路，该逻辑电路使得读取相同代码的不同读地址对应的预译码信号均连接至该逻辑电路，并最终仅输出一个指向存储该相同代码的同一行单元阵列的读字线信号。本申请实施例中，对于存在重复代码的逻辑电路，利用或门和与门进行组合来得到最终的逻辑电路，使得读取相同代码的不同读地址对应的预译码信号均连接至该逻辑电路，并最终仅输出一个指向存储该相同代码的同一行单元阵列的读字线信号，从而将读字线从多条精简到一条，在实现与传统rom电路相同的功能的同时，降低存储电路的面积与功耗，又不会增加电路设计的复杂度。

结合第一方面实施例的一种可能的实施方式，根据读取该种重复代码的各行对应的高位地址预译码信号和低位地址预译码信号，利用或门和与门将进行组合得到最终的逻辑电路，包括：若该种重复代码中各行对应的高位地址预译码信号均相同，低位地址预译码信号均不同，则利用或门将各行对应的低位地址预译码信号相或，并利用与门将或门的输出与高位地址预译码信号相与，得到最终的逻辑电路。本申请实施例中，若该种重复代码中各行对应的高位地址预译码信号均相同，低位地址预译码信号均不同，则利用或门将各行对应的低位地址预译码信号相或，然后再利用与门将或门的输出与高位地址预译码信号相与，便可得到最终的逻辑电路，在保证能与传统rom电路实现相同的功能的同时，又不会增加电路设计的复杂度和多余的成本。

结合第一方面实施例的一种可能的实施方式，根据读取该种重复代码的各行对应的高位地址预译码信号和低位地址预译码信号，利用或门和与门将进行组合得到最终的逻辑电路，包括：若该种重复代码中各行对应的高位地址预译码信号均不同，低位地址预译码信号均相同，则利用或门将各行对应的高位地址预译码信号相或，并利用与门将或门的输出与低位地址预译码信号相与，得到最终的逻辑电路。本申请实施例中，若该种重复代码中各行对应的高位地址预译码信号均不同，低位地址预译码信号均相同，则利用或门将各行对应的高位地址预译码信号相或，然后再利用与门将或门的输出与低位地址预译码信号相与，便可得到最终的逻辑电路，在保证能与传统rom电路实现相同的功能的同时，又不会增加电路设计的复杂度和多余的成本。

结合第一方面实施例的一种可能的实施方式，根据读取该种重复代码的各行对应的高位地址预译码信号和低位地址预译码信号，利用或门和与门将进行组合得到最终的逻辑电路，包括：若该种重复代码中各行对应的高位地址预译码信号均不同，低位地址预译码信号均不同，则利用与门将同一行的高位地址预译码信号与低位地址预译码信号相与，并利用或门将各行的与门输出相或，得到最终的逻辑电路。本申请实施例中，若该种重复代码中各行对应的高位地址预译码信号均不同，低位地址预译码信号均不同，则利用与门将同一行的高位地址预译码信号与低位地址预译码信号相与，然后再利用或门将各行的与门输出相或，便可得到最终的逻辑电路，在保证能与传统rom电路实现相同的功能的同时，又不会增加电路设计的复杂度和多余的成本。

第二方面，本申请实施例还提供了一种只读存储器电路，包括：n个单元阵列、译码电路以及读字线驱动电路；n个单元阵列，用于存储n行代码，所述n行代码是由m行代码剔除重复代码后得到的代码，所述m行代码中每一行代码对应一个唯一的读地址，n、m均为正整数，且m大于n；译码电路，用于根据输入的m行代码的读地址输出用于选中对应的单元阵列的预译码信号；读字线驱动电路，用于根据预译码信号输出选中对应的单元阵列的读字线信号；所述读字线驱动电路包括：与所述n个单元阵列一一对应的n路逻辑电路，其中，存在至少一个逻辑电路：该逻辑电路的输入端与读取相同代码的不同读地址对应的预译码信号均连接，该逻辑电路的输出端与存储该相同代码的单元阵列连接。

结合第二方面实施例的一种可能的实施方式，该逻辑电路包括：利用或门和与门组合而成的电路。

结合第二方面实施例的一种可能的实施方式，所述预译码信号包括：高位地址预译码信号和低位地址预译码信号；若该逻辑电路对应的重复代码中各行对应的高位地址预译码信号均相同，低位地址预译码信号均不同，则该逻辑电路中的或门的输入端为各行对应的低位地址预译码信号，与门的输入为或门的输出和高位地址预译码信号，与门的输出与存储该相同代码的单元阵列连接。

结合第二方面实施例的一种可能的实施方式，所述预译码信号包括：高位地址预译码信号和低位地址预译码信号；若该逻辑电路对应的重复代码中各行对应的高位地址预译码信号均不同，低位地址预译码信号均相同，则该逻辑电路中的或门的输入端为各行的高位地址预译码信号，与门的输入为或门的输出与低位地址预译码信号，与门的输出与存储该相同代码的单元阵列连接。

结合第二方面实施例的一种可能的实施方式，所述预译码信号包括：高位地址预译码信号和低位地址预译码信号；若该逻辑电路对应的重复代码中各行对应的高位地址预译码信号均不同，低位地址预译码信号均不同，则该逻辑电路中与门的输入为同一行的高位地址预译码信号与低位地址预译码信号，或门的输入为各行的与门的输出，或门的输出与存储该相同代码的单元阵列连接。

第三方面，本申请实施例还提供了一种只读存储器，包括控制电路、读出电路和上述第二方面实施例和/或结合第二方面实施例的任一种可能的实施方式提供的只读存储器电路，所述控制电路与所述只读存储器电路中的译码电路连接，所述读出电路与所述只读存储器电路中的各行单元阵列均连接。

第四方面，本申请实施例还提供了一种电子设备，包括本体和上述第三方面实施例提供的只读存储器。

本申请的其他特征和优点将在随后的说明书阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请实施例而了解。本申请的目的和其他优点可通过在所写的说明书以及附图中所特别指出的结构来实现和获得。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。通过附图所示，本申请的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本申请的主旨。

图1为现有rom电路架构的示意图。

图2示出了本申请实施例提供的一种只读存储器电路设计方法的流程示意图。

图3示出了本申请实施例提供的一种简化后的只读存储器电路的架构示意图。

图4示出了本申请实施例提供的又一种简化后的只读存储器电路的架构示意图。

图5示出了本申请实施例提供的又一种简化后的只读存储器电路的架构示意图。

图6示出了本申请实施例提供的又一种简化后的只读存储器电路的架构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中诸如“第一”、“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

再者，本申请中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，a和/或b，可以表示：单独存在a，同时存在a和b，单独存在b这三种情况。

以图1所示的存储16行代码的传统rom电路架构为例，输入译码电路的4位地址(adr<0>～adr<3>)，其中低两位地址adr<0>，adr<1>输入到2-4译码器(lsb，其中，lsb为leastsignificantbit的简称)，输出yl<0>～yl<3>；高两位地址adr<3>，adr<4>输入到2-4译码器(msb，其中，msb为mostsignificantbit的简称)，输出yh<0>～yh<3>。信号yl<0>～yl<3>以及yh<0>～yh<3>分别输入到读字线驱动电路的16个两输入与门的输入端，从而输出16根读字线(rwl0～rwl15)来分别控制16行单元阵列的读取。其中，地址信号adr<3:0>与选中的rwl的关系如图1左下部分表格所示。当4位地址(adr<0>～adr<3>)为“0000”时，2-4译码器输出的yl<0>为1，yh<0>为1(其中，不同读地址对应的高位地址预译码信号和低位地址预译码信号的对应关系，如表1所示)，对应的yl<0>与yh<0>相与后输出的读字线rwl0为1，选中其对应的第0行的单元阵列，读出代码内容“10001001”。当4位地址(adr<0>～adr<3>)为“0001”时，2-4译码器输出的yl<1>为1，yh<0>为1，对应的yl<1>与yh<0>相与后输出的读字线rwl1为1，选中其对应的第1行的单元阵列，读出代码内容“10001001”。可以看出，这两次的读出内容完全一致，而电路中却分别用了两行单元阵列，及其相应的读字线rwl0，rwl1来实现，这样造成电路上的冗余，导致电路在面积和功耗上的浪费。

其中，不同读地址对应的高位地址预译码信号和低位地址预译码信号如表1所示。

表1

鉴于此，本申请实施例提供了一种只读存储器电路设计方法，根据代码的重复性来去掉冗余的电路，从而减小电路的面积与功耗。下面将结合图2对本申请实施例提供的只读存储器电路设计方法进行说明。

步骤s101：根据待存储的m行代码的重复情况设计单元阵列的行数，使得单元阵列的行数与所述m行代码去除重复代码后的行数n相同。

鉴于可能存在重复代码的情况，为了减少单元阵列的数量，本申请实施例中，根据待存储的m行代码的重复情况设计单元阵列的行数，使得单元阵列的行数与m行代码去除重复代码后的行数n相同。其中，m行代码中每一行代码对应一个唯一的读地址，n、m均为正整数，且m大于n。

为了便于理解，以存储16行代码的情况为例，假设其中的第0行代码与第1行代码重复，则去除重复代码后的行数为15行(在第0行代码和第1行代码中去除一行)，因此对应的单元阵列的行数为15。又例如，假设这16行代码中，第0行代码与第1行代码重复，第5行代码与第10行代码重复，则去除重复代码后的行数为14行(在第0行代码和第1行代码中去除一行，以及在第5行代码和第10行代码中去除一行)。又例如，假设这16行代码中，有5行代码均相同，则去除重复代码后的行数为12行(5行相同代码中去除4行)。

其中，需要说明的是，待存储的代码的行数并不限于16，其可以是任意正整数，如12、32、48等正整数，因此不能将上述示例理解成对本申请的限制。

步骤s102：根据所述m行代码的重复情况设计读字线驱动电路中的逻辑电路，使得读取相同代码的不同读地址对应的预译码信号均连接至同一个逻辑电路，并最终仅输出一个指向存储该相同代码的同一行单元阵列的读字线信号，从而使得所述读字线驱动电路仅包含n路逻辑电路。

相应地，在设计读字线驱动电路中的逻辑电路时，也是根据m行代码的重复情况进行设计，使得读取相同代码的不同读地址对应的预译码信号(包括高位地址预译码信号(yh)和低位地址预译码信号(yl)均连接至同一个逻辑电路，并最终仅输出一个指向存储该相同代码的同一行单元阵列的读字线信号，从而使得最终的读字线驱动电路仅包含n路逻辑电路，而不是像现有技术那样包含m路逻辑电路。

其中，若不存在重复情况，即这m行代码均不同，则该读字线驱动电路中的逻辑电路与现有相同，也即包含m路逻辑电路，每一路逻辑电路包括与门，该与门的第一输入端与对应的高位地址预译码信号(yh)连接，该与门的第二输入端与对应的低位地址预译码信号(yl)连接，该与门的输出端与对应的单元阵列连接。

若这m行代码中存在重复代码，则对于其中不存在重复代码的逻辑电路，其对应的逻辑电路的设计与现有相同，对于存在重复代码的逻辑电路(可能存在多种不同重复代码的情况)，针对每一种重复代码，根据读取该种重复代码的各行对应的高位地址预译码信号(yh)和低位地址预译码信号(yl)，利用或门和与门进行组合得到最终的逻辑电路，该逻辑电路使得读取相同代码的不同读地址对应的预译码信号均连接至该逻辑电路，并最终仅输出一个指向存储该相同代码的同一行单元阵列的读字线信号。

其中，根据读取该种重复代码的各行对应的高位地址预译码信号(yh)和低位地址预译码信号(yl)，利用或门和与门进行组合得到最终的逻辑电路的过程可以是：

例如，若该种重复代码中各行对应的高位地址预译码信号(yh)均相同，低位地址预译码信号(yl)均不同，则利用或门将各行对应的低位地址预译码信号(yl)相或，并利用与门将或门的输出与高位地址预译码信号(yh)相与，得到最终的逻辑电路。仍以图1所示的存储16行代码为例，则利用或门将这2行(第0行和第1行)的低位地址预译码信号(yl)相或，然后再将或门的输出与高位地址预译码信号(第0行和第1行的高位地址预译码信号相同)相与，其简化后的只读存储器电路的架构如图3所示。其主要变化是对图1中的黑色加粗矩形框中的电路做了精简，从两条rwl信号变成了1条rwl信号，从两行单元阵列变成了1行单元阵列，图2左上部分的15行代码，是将图1中的重复的两行代码(第0行和第1行)去掉一行，因此只保留没有重复内容的15行代码。相应的，图3的rom电路中，其单元阵列也由图1中的16行精简到15行。图3左下部分的表格显示了地址信号adr<3:0>与选中的rwl的关系，读字线rwl从图1中的16根读字线精简到图3中的15根读字线。进一步地，将图1中的读字线rwl0和rwl1进行了精简，只保留了rwl0，因此，图3中只有15根读字线，来分别控制15行单元阵列的读取。其中，在clk0时刻，当4位地址(adr<0>～adr<3>为“0000”时，2-4译码器输出的yl<0>为1，yh<0>为1，对应的yl<0>与yl<1>相或的输出为1，再与yh<0>相与，输出的读字线rwl0为1，从而选中其对应的第0行的单元阵列，读出代码内容“10001001”。在clk1时刻，当4位地址(adr<0>～adr<3>)为“0001”时，2-4译码器输出的yl<1>为1，yh<0>为1，对应的yl<0>与yl<1>相或的输出仍为1，其再与yh<0>相与，选中的读字线仍然为rwl0，从而选中其对应的第0行的单元阵列，读出代码内容仍为“10001001”。可以看出，图3中的rom电路在精简了单元阵列及其读字线后，其读出结果仍与图1中的传统rom电路相同，即图3中的电路用较少的电路逻辑实现了与传统电路同样的功能。由于图3中的单元阵列以及读字线减少了，所以电路面积和静态功耗会降低。

其中，若该种重复代码的重复行数大于2，则利用或门将各行对应的低位地址预译码信号(yl)相或的实现方式可以有多种，为了便于理解，以该种重复代码的重复行数为4(假设为第0行至第3行)进行说明，一种实施方式下，可以是利用或门将其中任意两行(假设为第0行和第1行)的低位地址预译码信号(yl)相或，然后再将或门的输出与剩余中的一行(假设为第2行)的低位地址预译码信号(yl)相或，然后再将或门与剩余的一行(假设为第3行)的低位地址预译码信号(yl)相或，最后将最后一个或门的输出与高位地址预译码信号(yh)相与即可，其示意图如图4所示。又一种实施方式下，可以是利用或门1将其中任意两行(假设为第0行和第1行)的低位地址预译码信号(yl)相或，利用或门将剩余两行(假设为第2行和第3行)的低位地址预译码信号(yl)相或，然后再将这2个或门的输出相或，最后再将最后一个或门的输出与高位地址预译码信号(yh)相与即可，其示意图如图5所示。

又例如，若该种重复代码中各行对应的高位地址预译码信号(yh)均不同，低位地址预译码信号(yl)均相同，则利用或门将各行对应的高位地址预译码信号(yh)相或，并利用与门将或门的输出与低位地址预译码信号(yl)相与，得到最终的逻辑电路。该过程与前述的若该种重复代码中各行对应的高位地址预译码信号(yh)均相同，低位地址预译码信号(yl)均不同的原理类似，为了避免赘述，此处不再示例。

又例如，若该种重复代码中各行对应的高位地址预译码信号均不同，低位地址预译码信号均不同，则利用与门将同一行的高位地址预译码信号与低位地址预译码信号相与，并利用或门将各行的与门输出相或，得到最终的逻辑电路。假设以第0行和第5行的代码重复为例，通过表1的对应关系可知，第0行对应的高位地址预译码信号(yh<0>)与第5行对应的高位地址预译码信号(yh<1>)不同，第0行对应的低位地址预译码信号(yl<0>)与第5行对应的低位地址预译码信号(yl<1>)不同，则利用与门将第0行的高位地址预译码信号与低位地址预译码信号相与，以及利用与门将第5行的高位地址预译码信号与低位地址预译码信号相与，然后再利用或门将第0行和第5行的与门输出相或，便可得到该重复代码对应的逻辑电路。若该种重复代码的重复行数大于2，利用利用或门将各行的与门输出相或的实现方式可以有多种，以第0行、第5行、第10行、第15行的代码重复为例，则可以是利用或门将其中任意两行(假设为第0行和第5行)的与门输出相或，然后再将或门的输出与剩余中的一行(假设为第10行)的与门输出相或，然后再将或门与剩余的一行(假设为第15行)的与门相或即可，其原理参见图4中的或门部分。又一种实施方式下，可以是利用或门将其中任意两行(假设为第0行和第5行)的与门输出相或，利用或门将剩余两行(假设为第10行和第15行)的与门输出相或，然后再将这2个或门的输出相或即可，其原理参见图5中或门部分。

其中，需要说明的是，除了利用或门和与门进行组合得到最终的逻辑电路外，也可以采用其他实现相同逻辑的逻辑门进行组合来得到最终的逻辑电路，只是这样会相对增加电路的复杂度和成本，例如，利用与非门和与门进行组合得到最终的逻辑电路，也即利用与非门(由于同一个时刻，只有一个读地址输入译码电路，相应地该读地址对应的高位地址预译码信号和低位地址预译码信号为1，其余读取该种重复代码的各行对应的高位地址预译码信号和低位地址预译码信号均为0，因此其输出仍然为1)替代或门；又例如，利用或门和与非门+非门进行组合得到最终的逻辑电路，也即与非门+非门替代与门。因此不能将上述示例的利用或门和与门进行组合得到最终的逻辑电路，理解成是对本申请的限制。

若该种重复代码中同时存在上述的三种情况(各行对应的高位地址预译码信号(yh)均不同，低位地址预译码信号(yl)均相同、各行对应的高位地址预译码信号(yh)均相同，低位地址预译码信号(yl)均不同，以及各行对应的高位地址预译码信号(yh)均不同，低位地址预译码信号(yl)均不同)中的至少两种，则先按照上述的每一种情况的逻辑电路的设计原理进行设计，然后再利用或门将不同种情况的输出结果相或即可，便可得到最终的逻辑电路。例如，存在2行对应的高位地址预译码信号(yh)相同，低位地址预译码信号(yl)不同，以及还存在1行对应的高位地址预译码信号(yh)不同，低位地址预译码信号(yl)不同的情况，则对于存在2行对应的高位地址预译码信号(yh)相同，低位地址预译码信号(yl)不同的情况，先利用或门将这2行的低位地址预译码信号相或，再利用与门将或门的输出与高位地址预译码信号相与；对于高位地址预译码信号(yh)不同，低位地址预译码信号(yl)不同的那一行，则利用与门将该行的高位地址预译码信号和低位地址预译码信号相与，最后再利用或门将2个与门的输出相或即可。为了便于理解，以图1所示的存储16行代码为例，假设其中第0行、第3行和第5行的代码重复，其中，第0行代码对应的高位地址预译码信号和低位地址预译码信号分别为yh<0>，yl<0>；第3行代码对应的高位地址预译码信号和低位地址预译码信号分别为yh<0>、yl<3>，第5行代码对应的高位地址预译码信号和低位地址预译码信号分别为yh<1>、yl<1>，可见，第0行代码与第3行代码对应的高位地址预译码信号相同，低位地址预译码信号不同，而第5行代码对应的高位地址预译码信号相同和低位地址预译码信号与第0行代码与第3行代码对应的高位地址预译码信号和低位地址预译码信号均不相同，则利用或门将第0行和第3行的低位地址预译码信号相或，再利用与门将或门的输出与第0行和第3行的高位地址预译码信号相与；对于第5行代码，则利用与门将第5行的高位地址预译码信号相同和低位地址预译码信号相与，最后再利用或门将两个与门的输出相或，其简化后的只读存储器电路的架构如图6所示。其主要变化是对rwl0，rwl3，rwl5做了精简，只保留rwl0，同时，相应地也将原来图1中的3行单元阵列精简到1行单元阵列，图6左上部分的14行代码，是将图1中的重复的三行代码(第0行、第3行、第5行)去掉2行，因此只保留没有重复内容的14行代码。

本申请实例中，通过精简只读存储器逻辑电路，在实现与传统rom电路相同的功能的同时，降低只读存储器电路的面积与功耗，又不会增加电路设计的复杂度。此外，对于不同的重复代码，只读存储器电路中读字线驱动电路以及单元阵列的精简的电路逻辑也会有不同的实现实例(原理相同)这里不再一一列举。

其中，需要说明的是，上述以2个2-4的译码电路为例，其也可以采用1个1-2的译码器和一个3-8的译码器来实现同样的控制逻辑，其中低三位地址adr<0>，adr<1>，adr<2>输入到3-8译码器，输出yl<0>～yl<7>；高位地址adr<3>，输入到1-2译码器yh<0>～yh<1>。不同读地址对应的高位地址预译码信号和低位地址预译码信号如表2所示。此外，需要说明的是，待存储的代码的行数并不限于16，若为35个，则对应的译码电路也需要做相应的调整，使其能输出用于选中对应的35个单元阵列的预译码信号，其可以是采用2个3-8的译码器来实现，或者一个2-4的译码器和一个4-16的译码器来实现。因此不能将上述示例的2-4的译码电路理解成是对本申请的限制。对于不同的译码电路，只读存储器电路中读字线驱动电路以及单元阵列的精简的电路逻辑也会有不同的实现实例(原理相同)这里不再一一列举。

表2

利用上述的只读存储器电路设计方法，使得最终得到的只读存储器电路包括：n个单元阵列、译码电路以及读字线驱动电路。其中，n个单元阵列，用于存储n行代码，这n行代码是由m行代码剔除重复代码后得到的代码，m行代码中每一行代码对应一个唯一的读地址，n、m均为正整数，且m大于n。

译码电路，用于根据输入的m行代码的读地址输出用于选中对应的单元阵列的预译码信号。

读字线驱动电路，用于根据预译码信号输出选中对应的单元阵列的读字线信号。读字线驱动电路包括：与n个单元阵列一一对应的n路逻辑电路，其中，存在至少一个逻辑电路：该逻辑电路的输入端与读取相同代码的不同读地址对应的预译码信号均连接，该逻辑电路的输出端与存储该相同代码的单元阵列连接。

其中，一种实施方式下，该逻辑电路包括：利用或门和与门组合而成的电路。此外，除了利用或门和与门进行组合得到该逻辑电路外，也可以采用其他实现相同逻辑的逻辑门进行组合来得到该逻辑电路，例如，利用与非门和与门进行组合得到该逻辑电路，也即利用与非门替代或门；又例如，利用或门和与非门+非门进行组合得到该逻辑电路，也即与非门+非门替代与门。因此不能将本申请实施例提供的利用或门和与门进行组合得到该逻辑电路的实施例，理解成是对本申请的限制。

对于不同的代码重复情况，其对应的逻辑电路也会有不同的实现示例，但是无论代码重复情况如何变化，对应的原理确始终相同。例如，若该逻辑电路对应的重复代码中各行对应的高位地址预译码信号均相同，低位地址预译码信号均不同，则该逻辑电路中的或门的输入端为各行的低位地址预译码信号，与门的输入为或门的输出和高位地址预译码信号，与门的输出与存储该相同代码的单元阵列连接，也即，利用或门将各行的低位地址预译码信号相或，其输出结果再与高位地址预译码信号相与即可。其具体原理部分参见上述方法实施例中相应部分即可。又例如，若该逻辑电路对应的重复代码中各行对应的高位地址预译码信号均不同，低位地址预译码信号均相同，则该逻辑电路中的或门的输入端为各行的高位地址预译码信号，与门的输入为或门的输出与低位地址预译码信号，与门的输出与存储该相同代码的单元阵列连接。也即利用或门各行对应的高位地址预译码信号相或，其输出结果在与低位地址预译码信号相与即可。其具体原理部分参见上述方法实施例中相应部分即可。

又例如，若该逻辑电路对应的重复代码中各行对应的高位地址预译码信号均不同，低位地址预译码信号均不同，则若该逻辑电路对应的重复代码中各行对应的高位地址预译码信号均不同，低位地址预译码信号均不同，则该逻辑电路中与门的输入为同一行的高位地址预译码信号与低位地址预译码信号，或门的输入为各行的与门的输出，或门的输出与存储该相同代码的单元阵列连接。也即，利用与门将同一行的高位地址预译码信号与低位地址预译码信号相与，再利用或门将各个与门的输出相或即可，其具体原理部分参见上述方法实施例中相应部分即可。

若同时存在上述3种情况中的至少2种，则先按照上述的每一种情况的逻辑电路的设计原理进行设计，然后再利用或门将不同种情况的输出结果相或即可，以图1所示的存储16行代码为例，假设其中第0行、第3行和第5行的代码重复，则第0行、第3行和第5行的代码对应的逻辑电路如图6所示。

本申请实施例所提供的只读存储器电路，其实现原理及产生的技术效果和前述方法实施例相同，为简要描述，装置实施例部分未提及之处，可参考前述方法实施例中相应内容。

本申请实施例还提供了一种只读存储器，该只读存储器包括上述的只读存储器电路以及其他的构成要件，如控制电路和读出电路等，控制电路与只读存储器电路中的译码电路连接，读出电路与只读存储器电路中的各行单元阵列均连接。

本申请实施例还提供了一种包括上述只读存储器的电子设备，其中，该电子设备，包括但不限于计算机、平板电脑、智能手机、服务器等。

需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应所述以权利要求的保护范围为准。