专利名称：设置有数据和奇偶校验位的存储模块的制作方法
技术领域：
本发明涉及一种含有安装在单一基片上的多元存储芯片的存储模块，特别是一种带有奇偶校验位的，由多元记忆装置或芯片构成的存储模块。
一种含有安装在单一基片上的多元存储芯片的存储模块已被用于个人电脑或工程工作站扩展內存单元使用。这种存储模块被称作单排直插存储模块(SIMM)或双排直插存储模块(DIMM)。存储模块一个字长的结构是与所使用的系统的总线宽度一致的，而且4字节结构模式(即一个字具有32位(下文中表示为“X32”))和8字节结构模式(即一个字具有64位(下文中表示为“X64”))已广为应用。在一些系统中，数据的可靠性不被严格要求，如低端的个人电脑，则可以使用一个“X32”或“X64”的存储模块。另一方面，在一些对数据可靠性要求高的系统中，如高端的个人电脑、工作站和文件服务器，那里主要使用一种“X36”或“X72”的带有奇偶校验位的存贮模决，其中每字节都附加一位作为奇偶校验位。注意，这里的“X32”表明一个字具有36位，其中包括奇偶校验位，同样的，“X72”表示一个字具有72位。
图3所示为一带奇偶校验位的常规存贮模块。此模块为“X36”结构，并支持4M字节的字。如果这种4M×36的存贮器是由4M×4的存贮装置形成的，它将需要8片4M×4的存贮芯片1-1至1-8，以及4片4M×1的存贮芯片2-1至2-4，如图3中所示。为了制造一个“X36的存贮模块，可用2片4M×4的存贮芯片1-1和1-Z例如，参考序号5)，一片4M×1的芯片2-1，以及一共用的列地址选通信号CASa组成一4M×9的单元。四组这样的单元构成一4M×36的模块。注意，存贮芯片2-1至2-4是用于奇偶校验位而附加的一个相关字节。
一个用这种方式构成的、带有奇偶校验位的存贮模块，它需要两种存贮芯片，这些芯片的內部结构，特别是存贮单元阵列部分的结构是各不相同的。因为这个原因，这种存贮模块是不经济的。
美国第5,089,993号专利揭示了另一种存贮模块，它使用一种用于奇偶校验位存贮的存贮器件，这种器件的存贮单元阵列结构与用于数据存贮的存贮器件相同。如图4所示，这种模块包括九片4M×4的存贮芯片10-1至10-8，以及11，支持4M×36。如图5所示，分别与4个数据输入输出电路相对应的4个列地址选通信号CAS被分配给存贮芯片11，用于奇偶校验位的存贮。此外，有一个存贮单元阵列未被显示出来，它是被分为4个1M×1的块，它们对应于输入输出电路I/01至I/04。存贮芯片10-1和10-2、10-3和10-4、10-5和10-6、以及10-7和10-8是由所示的参考序号50、60、70和80来配对的，而列地址选通信号CASa至CASd被连接至存贮芯片11的终端CAS1至CAS4，这样就构成了4M×36的存贮模块。
然而，在上述图3所示的存贮模块中，数据存贮器的存贮芯片与奇侧校验位存贮器的存贮芯片在结构上、如上所述，是不同的。因此存贮芯片在生产上就要求不同。对于动态存贮器RAMS每位的投资来说，每一位的交替(bit Cross)大约每3年被重复一次，并且在位交替后，还使用原来的生产设备，在这投资上是不合算的。并且，图3所示的存贮模块，它随着部件数量的增加，它的安装面积和运行电流也增加了，这是它的不利之处。
另一方面、图4和图5所示的存贮模块，它不要求存贮芯片在生产上的不同，它能够使用具有与其它那种芯片相同存贮阵列结构的芯片。但是，例如，当使用一个4M×4 16 MDRAM时，那种用于构成一奇偶校验位的4-CAS的芯片11至少需要27针的插件。它们包括2个电源插头、2个接地脚、12个地址接头、4个输入一输入接口、一个RAS接头、一个OE接头、一个NE接头、以及4个CAS接头。因此，器件11不能被安装在一个用于4M×4 DRAMS的26针的插件上，而需要一个尺寸更大的、28针的插件上。因此，这种存贮模块的安装尺寸受到这种插件尺寸的限制。此外，这种存贮模块还存在的问题是不同插件的安装增加了生产费用。并且，4-CAS的器件11与标准的DRAM相比，需要3个附加的CAS接头。结果，还需要补加一个焊盘、一个输入线路，以及一个输出控制线路。这使得芯片的尺寸加大。
本发明主要目的是提供一种存贮模块，它使用的存贮芯片的生产是相同的，而且这种存贮芯片能与一种标准插件相适配。
为达到此目的，依据本发明提供一种带奇偶校验位的存贮模块，它包括一多元的第一存贮芯片，每片具有4个由一第1输入—输出控制信号控制的输入—输出接口； 包括一多元的第二存贮芯片，每片具有3个由第2输入—输出控制信号控制的输入—输出接口；以及包括一个由—第3输入—输出控制信号控制的输入—输出接口。
在第2存贮芯片中，数据的读和写是由第2输入—输出控制信号用3位来执行的，而第3输入—输出控制信号用1位来执行数据的读和写。因此，一个“X36”或“X72”的存贮模块可以由第一和第二存贮芯片组合构成。此外，对于第二存贮芯片所要求的接口针数，即使它是4M×4的结构；它也能与一标准的26针插件相适配。
上述的和其它的目的、本发明的特性和优点，将通过以下对该发明的详细的描述及其相应的附图而变得更为清晰，在此
图1显示本发明一实施例的存贮模块的方块图。
图2显示图1中存贮模块的2-CAS器件的方块图。
图3显示为一常规存贮模块的方块图。
图4所示为另一种常规存贮模决的方块图。
图5所示为图4中存贮模块的4-CAS器件的方块图。
现在参见图1，参考序号500表示一个结构与本发明相一致的存贮模块。存贮模块500提供一4M×36的结构，它包括6片4M×4存贮芯片100-1至100-6；及3片P64 4M×4存贮芯片200-1至200-2这些芯片或器件100和200都被安装在一单层印刷电路板上(未显示出)。当然，芯片100和200中的每一片都是单片结构。在存贮芯片100-1至100-6中，数据读与数据写是以4位为单位进行的。另一方面，在存贮芯片200-1至200-3中，数据读与数据写以3位或1位为单位进行。存贮芯片100的结构与图3中所示相同，所以说明被省略。
存贮器件200的结构如图2所示。更精确地说、其内部基本结构与存贮芯片100相同。但是4个输入—输出电路I/01至I/04中，三个入—出电路I/01、I/02和I/03是共用第一列地址选通信号CAS1，也就是第一输入—输出信号来控制的；而余下的一个输入—输出电路I/04是由第二列地址选通信号CAS2，也就是第二输入—输出控制信号控制的。一个存贮单元阵列未被显示出来，而它是被分成4块以适配4个输入—输出电路。因此，如果第一列地址选通信号CAS1被启动，读或写将以3位为单位进行。如果第二列地址选通信号CAS2被启动，读或写将以一位为单位执行。因此，存贮芯片200被两列地址选通信号CAS1和CAS2控制，所以，它可被称为一个2-CAS存贮芯片。
由于该2-CAS存贮芯片200的结构如所述，则本发明实施例中的存贮模块500(提供一个4M×36结构)內，一个列地址选通P84信号CASa被提供给存贮芯片100-1和100-2的列地址选通CAS端和2-CAS存贮器件200的第二列地址选通CAS2端共用。同样，一个CASb信号被提供给存贮芯片100-3和100-4的CAS端，及2-CAS存贮芯片200-2的CAS2端共用。此外，-CASd信号被提供给2-CAS存贮芯片200-1至200-3的CAS1端共用。按照这种方式，一个4M×36、带奇偶校验位的存贮模块即被构成3。在每个器件中除了一个数据线、一个电源线、一个RAS线和一个CAS线外，其余的各控制线都是共用的，且未显示出来。此外，器件100和200的內部结构本质上是相同的，而且由于在生产中使用不同装置而增加费用的问题，以及由于增加了部件而使电流增加的问题都被消除了。还有，该种2-CAS芯片100是一个4M×4结构的16MDRAM，而所需要的插件是25针的(电源脚(2)、地线脚(2)、地址脚(12)、输入—输出脚(4)、RAS脚(1)、OE脚(1)、WE脚(1)、CAS脚(2))，因此，该器件能被安装在一个用于4M×4 DRAMS的26针标准插件接口上。因此，安装在一个模块上的各器件的插件都具有相同的尺寸，这样可提高安装的效率。并且，不需要开发不同的插件，所以生产费用减少了。此外，本实施例的2-CAS芯片，与图5中所示的4-CAS芯片相比较，可以减少2个CAS脚，由此可减少一个焊盘和一个输入电路，并且与标准的DRAM相比，输出控制电路的增加可以减到最小。所以，芯片尺寸的减小成为可能。
在图2中，DQ1至DQ3被CAS1信号控制，DQ4被CAS2信号控制。当然，CAS1、CAS2及DQ1至DQ4的组合可以自由变化。此外，本发明适用于所有“X4”的存贮芯片，不论是SRAM或DRAM均可。并且，本发明也适用于任何存贮容量的器件，如1M×4、4M×4，以及16M×4。另外，在本实施例中，在已经描述了一个“X36”模块时，当然可以通过两个4M×36的模块组合而构成一个4M×72的模块。
权利要求
1.一种带有奇偶校验位的存贮模块，其特征在于包含一个多元的第一存贮器件，每一器件均具有4个输入—输出接头，它们是被第一输入—输出控制信号控制的； 还包含一个多元的第二存贮器件，每一器件均具有3个输入—输出接头，它们是被第二输入—输出控制信号控制的；还包含一个由第三输入—输出控制信号控制的输入—输出接头。
2.根据权利要求1所述的存贮模块，其特征在于，其所述的第一存贮器件的数目是6，而第二存贮器件的数目是3。
3.根据权利要求1所述的存贮模块，其特征在于，其所述的第一和第二存贮器件相互具有相同的存贮容量。
4.根据权利要求2所述的存贮模块，其特征在于，其所述的第一和第二存贮器件相互具有相同的存贮容量。
全文摘要
一种带有奇偶校验位的存贮模块，它包含一多元的第一和第二存贮器件。第一存贮器件中的每一部件都含有4个输入—输出接头，它们是由第一输入—输出控制信号控制的。第二存贮器件中的每一种部件都含有3个由第二输入—输出控制信号控制的输入—输出接头，以及一个由第三输入—输出控制信号控制的输入—输出接头。
文档编号G11C11/40GK1148250SQ9511634
公开日1997年4月23日 申请日期1995年8月5日 优先权日1994年8月5日
发明者辻本明 申请人:日本电气株式会社