专利名称：具有低功率消耗的同步半导体存贮装置的制作方法
技术领域：
本发明涉及一种半导体存贮装置，特别是涉及一种在一个芯片上制造有多个输入/输出(I/O)位配置并且在一接线步骤或一相类似的制造步骤由一模式置位电路来确定被选择和被安置的该多个I/O位配置中的一个I/O位配置的同步半导体存贮装置。
近来，由于微处理器的操作速度的提高，对于通常例如由一动态随机存取存贮(DRAM)装置所构成的主存贮器也要求高速存取。为了满足这种要求，研制出了同步半导体存贮装置。
在一同步半导体存贮装置中，当一外部地址以及一数据读/写命令被提供给它时，该外部地址则被锁存在一数据串计数器中，以便在一存贮部分使用在该数据串计数器中的这个外部地址时执行读/写操作。然后，通过接收一同步时钟信号该数据串计数器的內容被递增或递减，这样与该存贮部分使用在该数据串计数器中的递增或递减地址时执行顺序读/写操作。因此，在一同步半导体存贮装置中，在接收一具有读/写命令的外部地址之后在该装置的內部自动地产生內部地址，并且通过利用该內部地址而使读/写操作连续地被执行，因而基于一数据串操作而实现了一高速读/写操作。
另一方面，诸如一4位I/O配置存贮装置和一8位I/O配置存贮装置的两种半导体存贮装置被制造在一芯片上，并且在诸如一接线步骤或一焊接步骤的最后阶段选择和安置该存贮装置中的一个。也就是，当这二种存贮装置被制造时，大部分的电路系统布图被共同地设计，以降低设计成本。而且，在该制造步骤的最后阶段进行这二种存贮装置的模式置位或安置，以便快速地履行用户的指令。
在一已有技术的同步半导体存贮装置中，诸如一M位I/O配置存贮装置和一M×2k位I/O配置存贮装置的两种半导体装置被制造在一芯片上，并且在该制造步骤的最后阶段选择该半导体装置中的一种以便去安置，m位(m＞k)內部地址被连续地产生，并且在m位I/O配置存贮装置模式和在m×2k位I/O配置存贮装置模式的两种模式中该m位內部地址的较低n位(n＝m-k)被用于访问一存贮部分。然后，只有在该m位I/O配置存贮装置模式中，该m位內部地址的其它k位被用来选择该存贮部分的2k组数据线中的一组并将它们连接到某些数据输入/输出管脚。相反，在该m×2k位I/O配置存贮装置模式中，该存贮部分的所有数据线均被连接到所有的数据输入/输出管脚而不考虑该m位內部地址的其它的k位。这将在后面详细解释。
但是，在上述的已有技术的同步DRAM装置中，由于在该m位I/O配置存贮装置模式中和在该m×2k位I/O配置存贮装置模式中，该m位內部地址的相同的较低n位被用来访问该存贮部分，使得该m位內部地址的较低n位的转换频度是如此之大从而在该m位配置存贮装置模式中增大了在存贮部分中的译码器、放大器等的功耗。这还将在后面作详细解释。
本发明的一个目的是要降低在一同步半导体存贮装置中的功耗，在该同步半导体存贮装置中两种或更多种的I/O配置半导体装置被制造在一芯片上，并且在该制造步骤的一后面的阶段中该半导体装置的一种被选择和安置。
根据本发明，在该M位I/O配置存贮装置模式中，从该m位内部地址选择其转换频率较小的n位并用该n位去对该存贮部分进行访问，同时从该m位內部地址选择其转换频度较大的其它k(k＝m-n)位去选择2k组內部数据线中的一组并将它们连接到某些数据输入/输出管脚。与其相反，在该m×2k位I/O配置存贮装置模式中，从该m位內部地址选择其转换频度较大的n位并用它对该存贮部分进行访问，同时该将2k组数据线连接到所有的数据输入/输出管脚。
因而，由于在该M位I/O配置存贮装置模式中用来访问该存贮部分的m位內部地址的n位具有小的转换频度，使得在存贮部分的译码器、放大器中的功耗被降低，从而降低了在该装置中的功耗。
从下面结合附图并与已有技术相比较所作的说明将对本发明有更清楚的了解。
图1是说明一已有技术的同步半导体存贮装置的电路图；图2是表明图1装置的内部地址例子的表；图3是说明根据本发明的同步半导体存贮装置的第一实施例的电路图；图4是说明图3装置的一种变型的部分电路图；图5是说明根据本发明的同步半导体存贮装置的第二实施例的电路图；图6是说明图5装置的部分详细电路图；图7A和7B是表明图1，3和5的模式置位电路的一个例子的电路图；图8A和8B是表明图1，3和5的模式置位电路的另一个例子的电路图；图9是说明图1，3和5的三态缓冲器的电路图；图10是说明图3和5的三态缓冲器的电路图；图11是说明图3和5的段计数器的一种变型的电路图；图12是表明图11的数据串计数器的內部地址的例子的表；图13是说明根据本发明的同步半导体存贮装置的第三实施例的电路图；图14是表明图13的数据串计数器的內部地址的例子的表；图15是说明根据本发明的同步半导体存贮装置的第四实施例的电路图；和图16是表明图15的数据串计数器的内部地址的例子的表。
在说明各个最佳实施例之前，将参照图1和2说明一已有技术的同步半导体存贮装置。
在图1中，一4位I/O配置存贮装置和一8位I/O配置存贮装置被制造在一芯片上，并且在一接线步骤或类似步骤中选择和安置该装置中的一个。
标号1指明了一用来产生一锁存时钟信号LC、一同步时钟信号SC等的控制电路。该控制电路1还控制一触发器2。也就是，在一读模式中，触发器2被置位，这样就将一读信号R置为高(＝“1”)而将一写信号W置为低(＝“0”)。与此相反，在一写模式中，该触发器2被复位，这样就将该读信号R置为低(＝“0”)而将一写信号W置为高(＝“1”)。
锁存电路3接收该锁存控制信号LC去锁存由A0，A1，…，A8和A9所表明的10位外部地址。该锁存电路由三态缓冲器30，31，…，38和39构成。由该锁存电路3所锁存的外部地址被送到数据串计数器4。
该数据串计器4由用于外部地址位A0的一触发器401，一三态缓冲器402和一反相器403、用于外部地址位A1的一触发器411，一三态缓冲器412和一反相器413、…；用于外部地址位A8的一触发器481，一三态缓冲器482，一“异或”电路483和一“与”电路484和用于外部地址位A9的一解发器491，一三态缓冲器492，一“异或”电路493和一“与”电路494所组成。其结果是，每次该数据串计数器4接收同步时钟信号SC，该数据串计数器4的內容被递增+1，以产生如图2所示的由A0＇，A1＇，…，A8＇和A9＇所标有的一9位內部地址。在图2中应注意的是外部地址(A0，A1，…，A8，A9)＝(A0＇，A1＇，…，A8＇，A9＇)是0000000000。
该內部地址位A0＇，A1＇，…，A8＇，A9＇被分别提供给缓冲器50，51，…，58，59。该內部地址的较低的9位A0＇，A1＇，…，A8＇被提供给具有相同配置的四个存贮部件60，61，62和63。
该存贮单元60，61，62和63的每个存贮部件均对该内部地址的9位A0＇，A1＇，…，A8＇译码。结果，在一读模式(R＝“1”)中，在每个存贮部件60(61，62，63)的二个存贮单元数据被放大并输出到內部数据线D0和D4(D1，D5；D2，D6；和D3，D7)。与此相反，在一写模式(W＝“1”)中，在该内部数据线D0和D4(D1，D5；D2，D6；和D3，D7)上的数据被写入该存贮部分60，61，62和63的每个存贮部件的二个存贮单元。
该内部数据线D0，D4，D1，D5，D2，D6，D3和D7分别对应于数据输入/输出管脚P0，P4，P1，P5，P2，P6，P3和P7。在內部数据线D0，D4，D1，D5，D2，D6，D3和D7与数据I/O管脚P0，P4，P1，P5，P2，P6，P3和P7之间还提供有输入/输出(I/O)选择电路70，71，72和73。也就是，在一4位I/O配置存贮装置模式中，只有数据输入/输出管脚P0和P3有效。因此，在这种情况下，I/O选择电路70至73被启动，这样就使内部数据线D0至D3或內部数据线D4至D7的任何一个被选择并被连接到数据输入/输出管脚P0至P3。另一方面，在一8位I/O配置存贮装置模式中，所有的数据输入/输出管脚P0至P7都为有效。因此，在这种情况下，该I/O选择电路70至73不启动，即该I/O选择电路70至73是在一通过状态，从而使內部数据线D0至D7被分别地连接到数据输入/输出管脚P0至P7。
该I/O选择电路70由工作在读模式(R＝“1”)的三态缓冲器701R，702R或703R；由该读信号R操作的门电路704R，705R和706R；工作在写模式(W＝“1”)的三态缓冲器701W，702W和703W；以及由该写信号W所操作的门电路704W，705W和706W所构成。应注意的是，I/O选择电路71，72和73具有与I/O选择电路70相同的配置。
除了读信号R和写信号W之外，该I/O选择电路70，71，72和73还由模式置位电路8的一模式信号M和该內部地址的最高有效位A9＇来控制。也就是，该模式信号M被送到门电路706R和706W。该最高有效位A9＇还通过“或”电路9被送到门电路704R，705R，704W和705W。
在一4位I/O配置存贮装置模式中，该模式置位电路8致使模式信号M为“0”。结果，该I/O选择电路70至73的门电路706R和706W的输出变为“0”，这样就使得三态缓冲器703R和703W不启动，同时使內部数据线D0至D3或內部数据线D4至D7的任何一个被选择并且被连接到诸如P0至P3的数据输入/输出管脚的一特定组上。在这种情况下， 该最高有效位A9＇通过该“或”电路9被提供给门电路704R，705R，704W和705W。例如，如果A9＇＝“1”，则三态缓冲器701R或701W被启动，使得內部数据线D0至D3被分别连接到数据输入/输出管脚P0至P3另一方面，如果A9＇＝“0”，则三态缓冲器702R或702W被启动从而使得內数据线D4至D7被分别连接到数据输入/输出管脚P0至P3。因而，该I/O选择电路70至73被置为一启动状态，即置为通过该最高有效位A9＇的一选择状态。
在一8位I/O配置存贮装置模式中，该模式置位电路8导致该模式信号M为“1”。结果，该“或”电路9的输出变为“1”而不考虑该最高有效位A9＇，这就使得I/O选择电路70至73的门电路704R或704W启动，因而将内部数据线D0至D3分别连接到数据输入/输出管脚P0至P3。同时，该I/O选择电路70至73的门电路706R和706W的输出变为“1”，使得三态缓冲器703R和703W被启动，因而将內部数据线D4至D7连接到数据输入/输出管脚P4至P7。因而，该I/O选择电路70至71是在不启动状态，即处于通过该最高有效位A9＇的非选择状态，这就使得内部数据线D0至D7被分别连接到数据输入/输出管脚P0至P7。
但是，在图1的装置中，由于具有一大的转换频度的內部地址的最低有效位A＇。被用于访问由存贮部件60，61，62和63所构成的存贮部分，所以在译码器、放大器等之中的功耗就增大。
在表明本发明的第一实施例的图3中，为了在一4位I/O配置存贮装置模式中向I/O选择电路70至73提供该最低有效位A0＇，而将图1中缓冲器59与“或”电路9相连改为将缓冲器50与“或”电路9相连。为了在一4位I/O配置存贮装置模式中向存贮部件60至63提供最高有效位A9＇，提供一三态缓冲器59＇来替代图1中的缓冲器59并且将其连接到存贮部件60至63的最低有效位侧。也就是，在一4位I/O配置存贮装置模式中，该最低有效位A0＇作为该最高有效位，和该最高有效位A9＇作为该最低有效位A＇。另一方面，在一8位I/O配置存贮装置模式中，一三态缓冲器50＇被提供到该最低有效位A＇。
在一4位I/O配置存贮装置模式中，该模式置位电路8使得该模式信号M为“0”。结果，三态缓冲器50＇不启动而三态缓冲器59＇被启动。因而，该最高有效位A9＇替代最低有效位A0＇而被提供给存贮部件60至63，这就使由9位A9＇，A1＇，…，和A8＇所指明的内部地址访问该存贮部件60至63中的每一个存贮部件。这种内部地址具有一如图2所示的取决于每二个同步信号SC的转换频度。因此，与图1所示的电路相比在存贮部件60至63中的功耗被降低。
同时，该I/O选择电路70至73的门电路706R和706W的输出变为“0”，使得三态缓冲器703R和703W不启动，同时內部数据线D0至D3或內部数据线D4至D7的任一个被选择并被连接到诸如P0至P3的数据输入/输出管脚的特定组。在这种情况下，该最低有效位A0＇通过“或”电路9被提供给门电路704R，705R，704W和705W。例如，如果A0＇＝“1”，则三态缓冲器701R或701W被启动，这样使得內部数据线D0至D3被分别连接到数据输入/输出管脚P0至P3。另一方面，如果A0＇＝“0”，则三态缓冲器702R或702W被启动，从而使得內部数据线D4至D7分别连接到数据输入/输出管脚P0至P3。因此，I/O选择电路70至73被置为一启动状态，即处于通过最低有效位A0＇的一选择状态。
在一8位配置存贮装置模式中，模式置位电路8使得该模式信号M为“1”。结果，三态缓冲器50＇被启动，同时三态缓冲器59＇不启动。因而以与图1中所示装置相同的方式由內部地址的较低位A0＇，A1＇，…，和A8＇访问该存贮部件60至63中的每一个。另外，不考虑该最低有效位置A0＇而“或”电路9的输出变为“1”，使得I/O选择电路70至73的门电路704R或704W被启动，因而将內部数据线D0至D3分别连接到数据输入/输出管脚P0至P3。同时，该I/O选择电路70至73的门电路706R和706W的输出变为“1”，从而使得三态缓冲器703R和703W启动，因而将內部数据线D4至D7连接到数据输入/输出管脚P4至P7。因此，该I/O选择电路70至71处于未启动状态，即处于使用最低有效位A9＇的非选择状态，这样使内部数据线D0至D7被分别连接到数据输入/输出管脚P0至P7。
因而，根据该第一实施例，在一4位I/O配置存贮装置模式中，该最低有效位A0＇与该最高有效位A9＇互换。也就是，具有最大转换频度的最低有效位A0＇被用于控制I/O选择电路70至73，同时具有最小转换频度的最高有效位A9＇被用于访问该存贮部件60至63。因此，在存贮部件60至63中的译码器、放大器等的功耗可被降低。
在表示图3的装置的一种变型的图4中，构成一I/O控制电路10的门电路704R，705R，706R，704W，705W和706W被共同地提供给I/O选择电路70至73，这样就减少了该电路系统的元件。
在表明了本发明第二实施例的图5中，一4位I/O配置存贮装置和一16位I/O配置存贮装置被制造在一芯片上，并且在一接成步骤或类似步骤中选择和安置该装置中的一个装置。在这种情况下，存贮部件60＇具有內部数据线D0，D4，D8和D12，存贮部件61＇具有內部数据线D1，D5，D9和D13，存贮部件62＇具有內部数据线D2，D6，D10和D14，和存贮部件63＇具有內部数据线D3，D7，D11和D15。也就是，提供了D0至D3，D4至D7，D8至D11，和D12至D15四组內部数据线。类似地，I/O选择电路70＇具有数据输入/输出管脚P0，P4，P8和P12，I/O选择电路71＇具有数据输入/输出管脚P1，P5，P9和P13，I/O选择电路72＇具有数据输入/输出管脚P2，P6，P10和P14，和I/O选择电路73＇具有输入/输出管脚P3，P7，P11和P15。也就是，提供了P0至P3，P4至P7，P8至P11，和P12至P15四组数据输入/输出管脚。也就是，在一4位I/O配置存贮装置模式中，仅仅数据输入/输出管脚P0和P3有效。因此，在这种情况下，I/O选择电路70＇至73＇被启动，以便选择內部数据线D0至D3、內部数据线D4至D7、內部数据线D8至D11、和內部数据线D12至D15中的一组并连接到数据输入/输出管脚P0至P3。另一方面，在一16位I/O配置存贮装置模式中，所有的数据输入/输出管脚P0至P15均为有效。因此，在这种情况下，I/O选择电路70＇至73不启动，即该I/O选择电路70＇至73＇处于通过状态，以便內部数据线D0至D15被分别连接到数据输入/输出管脚P0至P15。这样一种连接是通过I/O选择电路70＇至73＇而执行的，而I/O选择电路70＇至73＇是由I/O控制电路10＇控制的。
在图5中，为了在一4位I/O配置存贮装置模式中将较低位A0＇和A1＇提供给I/O控制电路10＇，缓冲器50和51被连接到I/O控制电路10＇。另外，提供了三态缓冲器58＇和59＇来替代图1中的缓冲器58和59并将其连接到存贮部件60＇至63＇的较低位侧，以便在一8位I/O配置存贮装置模式中将较高位A8＇和A9＇提供给存贮部件60＇至63＇。也就是，在一4位I/O配置存贮装置模式中，较低位A0＇和A1＇作为较高位，而较高位A8＇和A9＇作为较低位。另一方面，在一16位I/O配置存贮装置模式中，三态缓冲器50＇和51＇被提供有较低位A0＇和A1＇。
在表示图5的I/O选择电路70＇和I/O控制电路10＇的详细电路的图6中，该I/O选择电路70是由工作在读模式((R＝“1”)的三态缓冲器701R至703R和707R至710R，和工作在写模式(W＝“1”)的三态缓冲器701W至703W和707W到710W所组成。另外，该I/O控制电路10＇是由用来对较低位A0＇和A1＇译码的门电路1001至1004，由模式信号M控制的门电路1005至1008，由读信号R控制的门电路1009至1012，和由写信号W控制的门电路1013至1016所构成。
在一4位I/O配置存贮装置模式中，该模式置位电路8使得该模式信号M为“0”。结果，三态缓冲器50＇至51＇未启动而三态缓冲器58＇和59＇启动。因而，替代较低位A0＇和A1＇的较高位A8＇和A9＇被提供给存贮部件60＇至63＇，以便使存贮部件60＇至63＇的每一个被由8位A8＇，A9＇，A3＇，…所指明的內部地址所访问。这种内部地址具有取决于如图2所示的每四个同步时钟信号SC的转换频度。因此，在存贮部件60至63中的功耗被降低。
同时，该I/O选择电路70＇至73＇的门电路706R和706W的输出变为“0”，使得三态缓冲器703R，708R，710R，703W，708W和710W未启动，同时选择內部数据线D0至D3，内部数据线D4至D7，內部数据线D8至D11和内部数据线D12至D15中的一组并将其连接到诸如P0至P3的一特定组的数据输入/输出管脚。在这种情况下，该较低位A0＇和A1＇通过该I/O控制电路10的译码器的门电路1001至1004而被提供。
如果A0＇＝“1”和A1＇＝“1”，则门电路1001的输出为“1”。在这种情况下，因为m＝“0”，所以门电路1001至1004的任何译码输出都可通过门电路1005至1008。因此，门电路1001的输出通过门电路1001并到达1009和1013。因而，由于三态缓冲器701R或701W是由读信号R或写信号W所启动，所以该内部数据线D0至D3被分别连接到数据输出/输入管脚P0至P3。
另外，如果A0＇＝“1”和A1＇＝“1”，则门电路1002的输出为“1”。因而，门电路1002的输出通过门电路1006并到达门电路1010和1014。因此，由于三态缓冲器702R或702W是由读信号R或写信号W启动的，所以内部数据线D4至D7被分别连接到数据输入/输出管脚P0至P3。
此外，如果A0＇＝“0”和A1＇＝“0”，则门电路1003的输出为“1”。因此，门电路1003的输出通过门电路1007并到达门电路1011和1015。因而，由于三态缓冲器707R或707W是由读信号R或写信号W所启动的，所以內部数据线D8至D11被分别地连接到数据输入/输出管脚P0至P3。
另外，如果A0＇＝“0”和A1＇＝“0”，则门电路1004的输出为“1”。因而，门电路1004的输出通过门电路1008并到达门电路1012和1016。因此，由于三态缓冲器709R或709W是由读信号R或写信号W所启动的，所以內部数据线D12至D15被分别连接到数据输入/输出管脚P0至P3。
在一16位I/O配置存贮装置模式中，该模式置位电路8导致模式信号m为“1”。结果，三态缓部器50＇和51＇被启动同时三态缓冲器58＇和59＇未被启动。因此存贮部件60＇至63＇的每一个被內部地址的8个较低位A0＇，A1＇，…，和A7访问。
同时，不考虑较低位A0＇和A1＇，门电路1005的输出变为“1”和门电路1006至1008的输出变为“0”。因此，三态缓冲器701R或701W由门电路1009或1013的输出启动，其结果，內部数据线D0至D3被分别连接到数据输入/输出管脚P0至P3。同时，门电路706R或706W的输出变为“1”，以便使得三态缓冲器703R，708R和710R或三态缓冲器703W，708W和710W的任一个被启动。因而，内部数据线D4至D7被分别连接到数据输入/输出管脚P8至P11，并且內部数据线D12至D15被分别连接到数据输入/输出管脚P12至P15。所以该I/O选择电路70＇至71＇处于被启动状态，即处于由较低位A0＇和A1＇的非选择状态，以便使內部数据线D0至D15被分别连接到数据输入/输出管脚P0至P15。
因此，根据该第二实施例，在一4位I/O配置存贮装置模式中，该较低位A0＇和A1＇与较高位A8＇和A9＇互换。也就是，具有较大转换频度的较低位A0＇和A1＇被用于控制I/O选择电路70＇至73＇，同时具有较小转换频度的较高位A8＇和A9＇用来访问存贮部件60＇至63＇。因而，可降低在存贮部件60＇至63＇的译码器、放大器等中的功耗。
在表明图1，3和5的模式置位电路的一例子的图7A和7B中，两个串接的反相器I1和I2是予先被制造在一半导体芯片上。随后，在一接线组成步骤中，如果一接线方式如图7A所示是在反相器I1的输入和地电源端(焊接点)GND之间所构成，则该模式信号M被安置为“0”(低电位)。另外，如果一接线方式如图7示是在反相器I1的输入端和电源端(焊接点)Vcc之间所构成，则该模式信号M被安置为“1”(高电位)。
在表明图1，3和5模式置位电路的另一例子的图8A和8B中，两个串接的反相器I3和I4和一MOS晶体管Q被予先制造在一半导体芯片上。然后，在一连接步骤中，如图8A所示未执行接线连接时，该模式信号M被置为“0”(低电平)。另外，如图8B所示由于执行了连接接线BW，则该模式信号M被置为“1”(高电平)。
在说明图1，3和5的诸如402三态缓冲器的一例子的图9中，P沟道MOS晶体管901和902与N沟道MOS晶体管903和904被串联连接在Vcc电源线和GND线之间。在种情况下，P沟道晶体管901的栅极通过反相器905由控制信号C来控制，而N沟道MOS晶体管904的栅极直接由控制信号C来控制。因此，当C＝“0”时，该三态缓冲器是处于高阻状态，同时，与C＝“1”时，一输出信号OUT是一输入信号IN的反相信号。
在表明图3和5的三态缓冲器诸如59＇的一例子的图10中，图9的反相器905被连接到N沟道晶体管904的栅极。因此，当C＝“1”时，三态缓冲器是处于高阻状态，同时，当C＝“0”时，一输出信号OUT是一输入信号IN的反相信号。
在表明图3和5的数据串计数器4一变型的图11中，除了图3和4的数据串计数器4的元件之外，数据串计数器4-A还包括有反相器404、414、…、485。在这种情况下，当同步时钟信号SC由数据串计数器4-A接收时，该数据串计数器4-A的內容如图12所示被减1。因此，如在图3和5的数据串计数器4相同的方式该最低有效位A0＇具有最大的转换频度，图3和5的数据串计数器4由图11的数据串计数器4-A来替换。
在表明本发明第三实施例的图13中，一具有数据串长度为2的数据串计数器4-B取代了图3中的数据串计数器4。在这种情况下，如表示该数据串计数器4-B的內容的图14所示，该第二最低有效位A1＇具有最大的转换频度。因此，为了在一4位I/O配置存贮装置模式中向I/O选择电路70至73提供第二最低有效位置A1＇，缓冲器51替代图1中的缓冲器59而与“或”电路9相连。另外，为了在一4位I/O配置存贮装置模式中向存贮部件60至63提供最高有效位A9＇，将三态缓冲器59＇连接到该存贮部件60至63的第二最低有效位侧。也就是，在一4位I/O配置存贮装置模式中，第二最低有效位A1＇用作最高有效位，而最高有效位A9＇用作第二最低有效位。另一方面，在一8位I/O配置存贮装置模式中，三态缓冲器51＇被提供有第二最低有效位A1＇。
在图3中，一般来说如果该数据串计数器具有2N的数据串长度(N＝1，2，…)，则第N最低有效位AN-1＇具有最大的转换频度。因而，在一4位I/O配置存贮装置模式中，该第N-1最低有效位AN-1被提供给I/O选择电路70至73。另外，在一4位I/O配置存贮装置模式中，最高有效位A9＇被提供到存贮部件60至63。也就是，在一4位I/O配置存贮装置模式中，第N最低有效位AN-1用作最高有效位，而最高有效位A9＇用作第N最低有效位。
在表明本发明第四实施例的图15中，数据串计数器4-C是由用于外部地址A0的触发器401＇，三态缓冲器402＇，“异或”电路403＇和“与”电路404＇；用于外部地址A1的触发器411＇，三态缓冲器412＇，“异或”电路413＇和“与”电路414＇；…；用于外部地址A8的触发器481＇，三态缓冲器482＇和“异或”电路483＇；以及用于外部地址A9的触发器491＇，三态缓冲器492＇和“异或”电路493＇所组成。结果，每次该数据串计数器4-C接收同步时钟信号SC，该数据串计数器4-C的內容递减1，以产生如图16所示的A0＇，A1＇，………，A8＇所指明的9位內部地址。在图16中，应注意的是外部地址(A0，A1，…，A8，A9)＝(A0＇，A1＇，…，A8＇，A9＇)是0000000000。
如图16所示，该最高有效位A9＇具有最大的转换频度。因此，为了在一8位I/O配置存贮装置模式中向存贮部件60至63提供最高有效位A9＇，由三态缓冲器50″来替代缓冲器50并增加了三态缓冲器59″。也就是，在一4位I/O配置存贮装置模式中，较低位A0＇，A1＇，…，A8＇被用于访问存贮部件60至63而最高有效位A9＇被用于控制I/O选择电路。另一方面，在一8位I/O配置存贮装置模式中，较高位A1＇，A2＇，…，A9＇被用来访问存贮部件60至63。
值得指出的是，本发明通常是应用于一种同步半导体存贮装置，其中一m(m＝1，2，…)位I/O配置存贮装置和一m×2k(k＝1，2，…)位I/O配置存贮装置被制造在一芯片上，并且在一接线构成步骤或一连接步骤选择和安置该装置中的一个。另外，本发明还可应用于一交错模式。在该交错模式中，例如，如果该数据串长度为4，则二个较低位(A＇，A1＇)是通过(0，1)和(1，0)从(0，0)改变为(1，1)；通过(0，0)和(1，1)从(0，1)改变为(1，0)；通过(0，0)和(0，1)从(1，0)改变为(0，1)；或通过(1，0)和(0，1)从(1，1)改变为(0，0)。
如前所述，根据本发明，因为该存贮部分是由具有较小的转换频度的內部地址的某些位来访问的，因而在该存贮部分的功耗可以降低，从而也降低了该装置的功耗。
权利要求
1.一种同步半导体装置，包括一內部地址产生装置(3，4，4-A，4-B)，用来产生连续地变化的一m(m-2，3，…)位內部地址；一由n(n＜m)位进行访问并具有2m-n组內部数据线(D0～D3，D4～D7；D0～D3，D4～D7，D8～D11，D12～D15)的存贮部分(60～63，60＇～63＇)；2m-n组数据输入/输出管脚(P0～P3，P4～P7；P0～P3，P4～P7＇P8～P11，P12～P15)；M(M＝1，2，…)位输入/输出配置存贮装置模式置位装置(8，70，…，70＇)，用来由具有较小转换频度的所述m位內部地址的n位访问所述存贮部分和用来由具有较大转换频度的所述m位內部地址的(m-n)位选择2m-n组內部数据线的一组以便将所选择的內部数据线组连接到所述2m-n组数据输入/输出管脚的一组(P0～P3)；和M×2m-n位输入/输出配置存贮装置模式置位装置(8，70，…，70＇)，用来由具有较大转换频度的所述m位內部地址的n位访问所述存贮部分和用来将所述2m-n组内部数据线连接到所述2m-n组数据输入/输出管脚。
2.如权利要求1所述的一种装置，其中所述的內部地址产生装置接收一同步时钟信号(SC)去使所述m位內部地址增1，所述具有较小转换频度的m位內部地址的n位是所述m位內部地址的较高n位，所述具有较大转换频度的m位內部地址的(m-n)位是所述m位內部地址的较低(m-n)位，所述具有较大转换频度的m位內部地址的n位是所述m位內部地址的较低n位。
3.如权利要求1所述的一种装置，其中所述內部地址产生装置接收一同步时钟信号(SC)使所述m位內部地址减1，所述具有较小转换频度的m位內部地址的n位是所述m位內部地址的较高n位，所述具有较大转换频度的m位內部地址的(m-n)位是所述m位內部地址的较低的(m-n)位，所述具有较大转换频度的m位內部地址的n位是所述m位內部地地址的较低的n位。
4.如权利要求1所述的一种装置，其中所述的內部地址产生装置接收一同步时钟信号(SC)使所述m位内部地址增量为2，所述具有较小转换频度的m位内部地址的n位是所述m位內部地址的较高n位和它的最低有效位，所述具有较大转换频度的m位內部地址的(m-n)位是除它的最低有效位之外的所述m位內部地址的较低的(m-n)位，所述具有较大转换频度的m位內部地址的n位是所述m位內部地址的较低的n位。
5.如权利要求1所述的一种装置，其中所述內部地址产生装置接收一同步时钟信号(SC)使所述m位內部地址减量为2，所述具有较小转换频度的m位内部地址的n位是所述m位內部地址的较高n位和它的最低有效位，所述具有较大转换频度的m位內部地址的n位是所述m位內部地址的较高n位和它的最低有效位，所述具有较大转换频度的m位內部地址的(m-n)位是除它的最低有效位之外的所述m位內部地址的较低(m-n)位，所述具有较大转换频度的m位內部地址的n位是所述m位內部地址的较低n位。
6.如权利要求1所述的一种装置，其中所述內部地址产生装置接收一同步时钟信号(SC)使所述m位內部地址的增量为2n-1(N＝3，4，…)，所述具有较小转换频度的m位內部地址的n位是所述m位內部地址的较高n位和它的最低有效位至第N最低有效位，所述具有较大转换频度的m位內部地址的(m-n)位是除它的最低有效位至第N最低有效位之外的所述m位內部地址的较低(m-n)位，所述具有较大转换频度的m位內部地址的n位是所述m位內部地址的较低n位。
7.如权利要求1所述的一种装置，其中所述内部地址产生装置接收一同步时钟信号(SC)使所述m位內部地址的减量为2N-1(N＝3，4，…)，所述具有较小转换频度的m位內部地址的n位是所述m位內部地址的较高n位和它的最低有效位至第N最低有效位，所述具有较大转换频度的m位內部地址的(m-n)位是除它的最低有效位至第N最低有效位外的所述m位內部地址的较低(m-n)位，所述具有较大转换频度的m位内部地址的n位是所述m位內部地址的较低的n位。
8.如权利要求1所述的一种装置，其中所述內部地址产生装置接收一同步时钟信号(SC)以改变所述m位内部地址使得所述具有较大转换频度的m位内部地址的较高位比所述m位內部地址的较低位有所改变，所述具有较小转换频度的m位内部地址的n位是所述m位內部地址的较低n位，所述具有较大转换频度的m位内部地址的(m-n)位是所述m位內部地址的较高(m-n)位，所述具有较大转换频度的m位內部地址的n位是所述m位内部地址的较低n位。
9.一种同步半导体装置，包括一內部地址产生装置(3，4，4-A，4-B)，用来产生连续变化的m(m＝2，3，…)位内部地址；一由n(n＜m)位访问并具有2m-n组内部数据线(D0～D3，D4～D7；D0～D3，D4～D7，D8～D11，D12～D15)的存贮部分(60～63，60＇～63＇)；2m-n组数据输入/输出管脚(P0～P3，P4～P7；P0～P3，P4～P7，P8～P11，P12～P15)；M(M＝1，2，…)位输入/输出配置存贮装置模式置位装置(8，70，…70＇)，用来由所述m位內部地址的较高n位来访问所述存贮部分和用来由所述m位內部地址的较低(m-n)位选择所述2m-n组內部地址线的一组，将所选择的內部地址线组连接到所述2m-n组数据输入/输出管脚的一组(P0～P3)；和M×2m-n位输入/输出配置存贮装置模式置位装置(8，70，…70＇)，用来由所述m位內部地址的较低n位访问所述存储部分和用来将所述2m-n组內部数据线连接到所述2m-n组数据输入/输出管脚。
10.一种同步半导体装置，包括一內部地址产生装置(3，4，4-A，4-B)，用来产生连续变化的m(m＝2，3，…)位內部地址；一由n(n＜m)位访问并具有2m-n组內部地址线(D0～D3，D4～D7；D0～D3，D4～D7，D8～D11，D12～D15)的存贮部分(60～63，60＇～63＇)；2m-n组数据输入/输出管脚(P0～P3，P4～P7；P0～P3，P4～P7，P8～P11，P12～P15)；M(M＝1，2，…)位输入/输出配置存贮装置模式置位装置(8，70，…，70＇)，用来由所述m位内部地址的较低n位访问所述存贮部分和用来由所述m位內部地址的较高(m-n)位选择所述2m-n组內部数据线的一组，并将所选择的内部数据线组连接到所述2m-n组数据输入/输出管脚的一组(P0～P3)；和M×2m-n位输入/输出配置存贮装置模式置位装置(8，70，…，70＇)，用来由所述m位内部地址的较高n位访问所述存贮部分和用来将所述2m-n组內部数据线连接到所述2m-n组数据输入/输出管脚。
11.一种同步半导体存贮装置，包括一外部地址锁存电路(3)，用来接收一锁存信号(LC)去锁存一m位外部地址(A0，A1，…，A9)；一数据串计数器(4，4-A，4-B，4-C)，连接到所述外部地址锁存电路，用来接收一同步时钟信号(SC)去基于所述外部地址产生一m位內部地址(A0＇，A1＇，…，A9＇)；一由n(n＜m)位进行访问并具有2m-n组內部地址线(D0～D3，D4～D7；D0～D3，D4～D7，D8～D11，D12～D15)的存贮部分(60～63，60＇～63＇)；2m-n组数据输入/输出管脚(P0～P3，P4～P7；P0～P3，P4～P7，P8～P11，P12～P15)；一连接在所述2m-n组內部数据线和所述2m-n组数据输入/输出管脚之间的输入/输出选择装置(70～73，70＇～73＇)，用来选择用于在一M(M＝1，2，…)位输入/输出配置存贮装置模式中的所述2m-n组数据输入/输出管脚的一组的所述2m-n组內部数据线的一组和用来在一M×2m-n位输入/输出配置存贮装置模式中将所述2m-n组內部数据线连接到所述2m-n组数据输入/输出管脚；M(M＝1，2，…)位输入/输出配置存贮装置模式置位装置(8，70，…，70＇)，用来由具有较小转换频度的m位內部地址的n位来访问所述存贮部分和用来由所提供的具有较大转换频度的所述m位內部地址的(m-n)位启动所述输入/输出选择装置；和M×2m-n位输入/输出配置存贮装置模式置位装置(8，70，…，70＇)，用来由具有较大转换频度的所述m位內部地址的n位访问所述存贮部分和用来停止所述输入/输出选择装置的启动以将所述2m-n组內部数据线连接到所述2m-n组数据输入/输出管脚。
12.如权利要求10所述的一种装置，其中所述数据串计数器接收一同步时钟信号(SC)以由2N-1(N＝2，3，…)改变所述M位內部地址，所述具有较小转换频度的m位內部地址的n位是所述m位内部地址的较高n位和它的最低有效位至第N最低有效位，所述具有较大转换频度的m位內部地址的(m-n)位是除了它的最低有效位至第N最低有效位之外的所述m位內部地址的较低(m-n)位，所述具有较大转换频度的m位內部地址的n位是所述m位内部地址的较低n位。
13.一种同步半导体存贮装置，包括一內部地址产生装置(4，4-A，4-B，4-C)，用来响应于一同步时钟信号(SC)来产生一m位內部地址；一具有2k组內部数据线(D0～D3，D4～D7)的存贮部分(60～63，60＇～63＇)，所述存贮部分能够工作于一m位输入/输出配置存贮装置模式和一M×2k(k＝1，2，…)位输入/输出配置存贮装置模式，在所述M位输入/输出配置存贮模式之下由其位是响应于所述同步时钟信号而高频度变化的所述m位內部地址的k位所选择的2k组內部数据线等于在所述M×2k位输入/输出配置存贮模式之下的所述2k组内部数据线。
全文摘要
一同步半导体存贮装置具有M位I/O配置存贮装置模式和M×文档编号G11C11/401GK1148249SQ9511635
公开日1997年4月23日 申请日期1995年8月12日 优先权日1994年8月12日
发明者高井康浩 申请人:日本电气株式会社