专利名称：能根据工作方式设定基片电压幅度的半导体存储装置的制作方法
技术领域：
本发明涉及具有基片电压产生电路(反偏压产生电路)的半导体存储装置，更具体地说，涉及具有基片电压产生单元并且实现了降低电能消耗的目的的半导体存储装置，所述基片电压产生单元允许自刷新方式的基片电压大于正常方式的基片电压。
通常，半导体存储装置形式的动态随机存取存储器(下文称为“DRAM”)具有自刷新方式。在有用的存储周期结束之后，行地址选通信号/RAS和列地址选通信号/CAS采用CBR时序(/CAS在/RAS之前)，并且设定信号/RAS的脉冲宽度tRAS或信号/CAS的脉冲宽度tCAS大于70微秒。如果所述脉冲宽度超过这个时间间隔，那么，只要信号/RAS和/CAS两者都处在“L”(低)电平，则开始内刷新操作，并且自刷新方式继续下去。这样的状态称为自刷新方式。在这样的自刷新方式下，内计数器连续地数完行地址，并且刷新所有包含在所述存储单元阵列中的存储单元。
在这种情况下，当内/RAS到达“L”电平时，按照来自所述内计数器的所述行地址、对相应的字线上的所有存储单元进行信号的读出、放大和重写。
进行刷新操作的理由如下。信息是靠电容器中的电荷积累而存储在存储单元中的。但是，由于存在漏电流的缘故，起初加在电容器上的足够数量的电荷由于所述漏电流而被减少了，从而破坏了存储信息。
这样，当“H”电平(正电荷)的数据从存储单元消失时，一般把从写入“H”电平数据(积累正电荷)的时刻开始到不能确定所述存储单元处在保持所述“H”电平数据的状态的时刻的时间间隔称为暂停刷新的能力。因此，如果处在暂停刷新的能力的范围之内，那么，即使不刷新，所述“H”电平数据也不会变到所述“L”电平数据。
这样，自刷新方式的周期必须落在暂停刷新的能力之内。因此，所述暂停刷新的能力确定了到达“L”电平的内/RAS的时间间隔。
如上所述，在自刷新方式下，每单位时间消耗的电流决定于到达“L”电平的内/RAS的时间间隔。更具体地说，单位时间内到达“L”电平的内/RAS的次数越多，单位时间内消耗的电流(电力)就越多。换句话说，采用扩展或改善暂停刷新的能力从而减少在给定时间间隔内到达“L”电平的内/RAS的次数的方法可以减少在给定时间间隔内消耗的电流(消耗的电力)。
通过增加加到P型半导体基片的负电压值能够改善所述暂停刷新能力。因此，为了在自刷新方式下改善暂停刷新能力以便减少单位时间消耗的电力，自刷新方式下的基片电压必须大于正常方式下的基片电压。
本发明的目的是提供一种具有基片电压产生单元并且实现了降低电能消耗的目的的半导体存储装置，所述基片电压产生单元用于产生一种在自刷新方式比在正常方式高的基片电压。
根据本发明的半导体存储装置具有正常方式和专用方式。根据本发明的半导体存储装置包含用于产生加到输出节点的负基片电压的基片电压产生单元。
所述基片电压产生单元包含检测电路和电压产生电路。所述检测电路检测输出节点的电位电平。所述电压产生电路产生基片电压。
当输出节点的电位小于规定的电位时，所述检测电路从该输出节点释放电子。所述检测装置表明进入专用方式的信号而设定一种大于正常方式下的电位的所述规定的电位。
如上所述，在本发明的半导体存储装置中，设定在专用方式下作为检测输出节点的电位电平的参考电位的预定电位大于在正常方式下的相应的预定电位。因此，专用方式下的基片电压超过正常方式下的基片电压。
结果，在根据本发明的半导体存储装置中，能够在专用方式下改善所述暂停刷新能力，从而产生如下效果。当要求在暂停刷新能力的范围内进行预定次数的操作时，利用较高的暂停刷新能力来减少在预定的时间间隔内进行的操作次数，从而可以减少给定的时间间隔内的电力消耗。
从以下结合附图对本发明所进行的详细描述，将使本发明的上述和其它的目的、特征、方面和优点变得更加清楚。
图1是显示根据本发明的第一实施例的DRAM的整个结构的示意的方块图。
图2是详细说明示于图1中的基片电压产生单元的示意的方块图。
图3是详细说明示于图2中的通用检测电路的电路图。
图4是详细说明示于图2中的通用环形振荡器控制电路的电路图。
图5是详细说明示于图2中的连接到节点N4的通用环形振荡器的电路图。
图6是详细说明示于图2中的泵源电路的电路图。
图7是详细说明示于图2中的连接到节点N5的通用环形振荡器的电路图。
图8是详细说明示于图2中的连接到节点N6的通用环形振荡器的电路图。
图9是详细说明示于图2中的、用于根据本发明的第一实施例的DRAM的检测电路的电路图。
图10说明根据本发明的第一实施例的DRAM中箝位电平和操作方式之间的关系。
图11是说明示于图9中的信号ZBBU的产生时序的时序图。
图12是详细说明示于图2中的、用于根据本发明的第二实施例的DRAM的检测电路的电路图。
图13是详细说明连接到图2的节点N5的、用于根据本发明的第三实施例的DRAM的环形振荡器的电路图。
图14是详细说明连接到节点N6的、用于根据本发明的第四实施例的DRAM的环形振荡器的电路图。
下面将参考附图描述根据本发明的半导体存储装置形式的DRAM。
(第一实施例)参考图1，根据本发明的DRAM包含控制信号输入端子1-7、地址信号输入端子组9、数据这输入/输出端子组11、接地端子13和电源端子15。该DRAM还包括时钟信号产生电路17、行和列地址缓冲器19、行译码器21、列译码器23、存储单元阵列25、读出放大器组27、输入/输出电路29、输入缓冲器31、输出缓冲器33、以及基片电压产生单元35。
时钟信号产生电路17根据从外部经由控制信号输入端子1和3所加的列地址选通信号/CAS和行地址选通信号/RAS选择预定的操作方式、以控制整个DRAM。
当执行读出和写入操作时，行和列地址缓冲器19把从外部经由地址信号输入端子组9所加的地址信号A0-A11有选择地加到行译码器21和列译码器23。
在存储单元阵列25中，沿着行方向排列多条字线(未示出)，沿着列方向排列多对位线对(未示出)，以及在它们的交点处排列多个存储单元(未示出)。
行译码器21响应由行和列地址缓冲器19提供的行地址信号，选择和激励所述多条字线之一。列译码器23响应由行和列地址缓冲器19提供的列地址信号，选择和激励所述多对位线对之一。
读出放大器组27包含多个读出放大器。所述多个读出放大器是对应于多对位线对而设置的。每个读出放大器放大相应的位线之间的电位差。
输入/输出电路29把由列译码器23选择的位线对的电位输送到输出缓冲器33。输出缓冲器33响应由控制信号输入端子7所加的允许输出信号/OE，并且把所输送的电位放大、以便作为输出数据DQ1-DQ4输出。
输入缓冲器31响应由控制信号输入端子5所加的允许写入信号/W，并且把所述外加的输入数据DQ1-DQ4放大。输入/输出电路29把输入缓冲器31处放大后的所述输入数据提供给由列译码器23选择的位线对。
基片电压产生单元35把具有负值的基片电压(反偏压电压)加到p型半导体基片37。根据本发明的DRAM的特征在于这个基片电压产生单元35。因此，下面将把注意力集中在对基片电压产生单元35的描述方面。
图2是详细说明示于图1中的基片电压产生单元35的示意的方块图。
参考图2，所述基片电压产生单元包括环形振荡器控制电路39，环形振荡器41-45，泵源电路47-51，以及检测电路53。
由环形振荡器41和泵源电路47构成的第一基片电压产生电路产生准备加到输出节点N1的第一基片电压。由环形振荡器43和泵源电路49构成的第二基片电压产生电路产生准备加到输出节点N1的第二基片电压。由环形振荡器45和泵源电路51构成的第三基片电压产生电路产生准备加到输出节点N1的第三基片电压。
因此，由所述基片电压产生单元产生的基片电压Vbb是由所述三个泵源电路47、49和51所产生的三个基片电压决定的。为了方便起见，把由泵源电路47产生的第一基片电压、由泵源电路49产生的第二基片电压和由泵源电路51产生的第三基片电压都称为基片电压Vbb。
含有大电容量的电容器的泵源电路47根据来自环形振荡器41的脉冲信号而产生基片电压Vbb。应当指出，当检测电路53判定输出节点N1的电位超过第一预定电位(下文称为“保持电平”)时，环形振荡器控制电路39和环形振荡器41执行操作。换句话说，设置所述保持电平，使得具有负值的基片电压Vbb不会增加到超过该电平的程度。
同时，当检测电路5判定输出节点N1的电位低于第二预定电位(下文称为“箝位电平”)时，输出节点处的电子被释放到具有地电位的节点。换句话说，设置所述保持电平，使得具有负值的基片电压Vbb不会过分地降低。环形振荡器41产生具有短的时间间隔的脉冲信号。
含有小电容量的电容器的泵源电路49根据来自环形振荡器43的脉冲信号而操作，后者产生具有短的时间间隔的脉冲信号。振荡器43的工作状态是不变的。
含有比泵源电路47中的电容器大的电容量的电容器的泵源电路51根据来自环形振荡器45的脉冲信号而操作。当信号ZRASE从“H”电平转变到“L”电平或者从“L”电平转变到“H”电平时，环形振荡器45产生脉冲信号。信号ZRASE随着信号/RAS到达“L”电平而到达“L”电平，并且随着信号/RAS到达“H”电平而到达“H”电平。
下面将描述在DRAM的备用状态中的内部电压产生单元。
当接通电源时，泵源电路47和49工作、以产生接近所述保持电平的基片电压Vbb。如上所述，虽然当基片电压Vbb到达保持电平时泵源电路47停止工作，但是泵源电路49的工作状态不变。
下面将描述在DRAM的激活状态中的内部电压产生单元。
当信号/RAS到达“L”电平时、即、当信号ZRASE到达“L”电平时，环形振荡器45产生脉冲信号，从而使泵源电路51工作。这样，在激活状态中耗尽的基片电压Vbb得到了补充。泵源电路47根据所述保持电平而工作。而泵源电路49总是处在工作状态。
图3是详细说明示于图2中的通用检测电路53的电路图。和图2中的相似的部分用相同的标号标明，并且将不重复对这些部分的描述。
参考图3，PMOS晶体管61确定所述箝位电平，而PMOS晶体管63确定所述保持电平。必须指出，由于所述保持电平必须超过所述箝位的缘故，设定PMOS晶体管63的电阻小于PMOS晶体管的电阻。
下面将说明所述箝位电平。假定用A代表节点A的电位，而用Vth代表NMOS晶体管71的阈值电压。节点N1的电压是基片电压Vbb。结果，使NMOS晶体管71导通的条件如下A-Vth＞Vbb......(1)因此，PMOS晶体管61的小的电阻产生大的箝位电平，并且，当基片电位Vbb的值大时NMOS晶体管71导通。如此导通的NMOS晶体管71向具有地电位的节点释放电子。当PMOS晶体管61的电阻增加时，箝位电压降低，并且NMOS晶体管71在基片电压较小的情况下导通。
下面将说明保持电平。当PMOS晶体管63的电阻降低时，保持电平升高，并且PMOS晶体管63在基片电压大的情况下导通。据此，图2中所示的环形振荡器控制电路39使环形振荡器41停止工作。当PMOS晶体管63的电阻增加时，保持电平降低，并且PMOS晶体管63在基片电压Vbb较小的情况下导通。
图4是详细说明示于图2中的通用环形振荡器控制电路39的电路图。和图2中的相似的部分用相同的标号标明，并且将不重复对这些部分的描述。
参考图4，环形振荡器控制电路39包含PMOS晶体管77-83，NMOS晶体管85-99，倒相器101-107，“与非”门(NAND)电路109，以及NAND电路(负逻辑)111和113。
当基片电压Vbb未达到保持电压时，所述环形振荡器控制电路响应示于图3中的PMOS晶体管63的导通而把“H”电平的信号加到节点N3，并且使示于图2中的环形振荡器41停止工作。当基片电压Vbb超过所述保持电压时，图3的PMOS晶体管63截止，所述环形振荡器控制电路响应PMOS晶体管63的这种截止，把“L”电平的信号加到节点N3，并且使示于图2中的环形振荡器41工作。
应当指出，加到NAND电路(负逻辑)113的信号ZPORI是一种控制信号，使得从接通电源开始经过预定的时间间隔之后，所述环形振荡器控制电路才进入工作状态。更具体地说，当经过预定的时间间隔之后信号ZPORI达到“L”电平时，所述环形振荡器控制电路把该“L”电平的信号输出到节点N3，并且根据示于图2中的检测电路53的保持电平而起动示于图2中的环形振荡器41的工作。
图5是详细说明示于图2中的通用环形振荡器41的电路图。和图2中的相似的部分用相同的标号标明，并且将不重复对这些部分的描述。
参考图5，图2的环形振荡器41包含PMOS晶体管115-127，NMOS晶体管129-141，电阻器143，以及倒相器145和147。PMOS晶体管119和121以及NMOS晶体管133和135构成倒相器。形成这个倒相器的PMOS晶体管121和NMOS晶体管133是为消除直通电流而设置的。
由PMOS晶体管115和117、电阻器143、以及NMOS晶体管129和131构成的电路是用于控制PMOS晶体管121和NMOS晶体管133的电路。
当在节点N3处接收到“L”电平的信号时，示于图5中的环形振荡器工作，并且把短周期的脉冲信号加到节点N4。
图6是详细说明示于图2中的通用的泵源电路47的电路图。和图2中的相似的部分用相同的标号标明，并且将不重复对这些部分的描述。
参考图6，图2的通用的泵源电路47包含PMOS晶体管149-161，NMOS晶体管149-161，以及倒相器165。示于图6中的该通用的泵源电路响应来自示于图2中的环形振荡器41的加到节点N1的脉冲信号而产生待加到节点N1的基片电压Vbb。图2的通用泵源电路49和51在结构上与示于图6中的相似。
图7是详细说明图2的通用环形振荡器43的电路图。和图2中的相似的部分用相同的标号标明，并且将不重复对这些部分的描述。
参考图7，图2的通用环形振荡器43包含PMOS晶体管167-177，以及NMOS晶体管179-185。PMOS晶体管175和177以及NMOS晶体管185和183构成倒相器。形成这个倒相器的PMOS晶体管177和NMOS晶体管185是为消除直通电流而设置的。由PMOS晶体管167-173以及NMOS晶体管179和181构成的电路是用于控制PMOS晶体管177和NMOS晶体管185的电路。
示于图7中的环形振荡器不断地把具有长周期的脉冲信号加到节点N5。信号ZRASE与示于图4的信号ZRASE相似。信号ZRASE是响应信号/RAS或内信号/RAS分别从“H”电平到“L”电平以及从“L”电平到“H”电平的变化而从“H”电平到“L”电平以及从“L”电平到“H”电平变化的信号。
图8是详细说明图2的通用环形振荡器45的电路图。和图2中的相似的部分用相同的标号标明，并且将不重复对这些部分的描述。
参考图8，图2的环形振荡器45包含倒相器187-193和NMOS晶体管195。示于图8中的通用环形振荡器随着信号ZRASE的转换而把脉冲信号加到节点N6。信号ZRASE与图7中的信号ZRASE相似。
根据本发明的第一实施例的DRAM的基片电压产生单元的特征在于检测电路53(图2)。因此，环形振荡器控制电路39、环形振荡器41-45以及泵源电路47-51分别与图4-8中的环形振荡器控制电路、环形振荡器以及泵源电路相似。
图9是详细说明用于根据本发明的第一实施例的DRAM的基片电压产生单元的检测电路53的电路图。和图3中的相似的部分用相同的标号标明，并且将不重复对这些部分的描述。
参考图9，所述用于该第一实施例中的检测电路包含PMOS晶体管55、57、59、61、63、197、和199，NMOS晶体管65、66、67、69、71、和73，以及电阻器75。
PMOS晶体管59和NMOS晶体管67串联连接在具有电源电位Vcc的节点和节点N1之间。NMOS晶体管69连接在节点N1和N2之间。NMOS晶体管73连接在节点A和N1之间。NMOS晶体管67的漏极连接到NMOS晶体管67、69和73的栅极。
PMOS晶体管197和61串联连接在具有地电位的节点和节点A之间。PMOS晶体管197和61的栅极连接到节点A。PMOS晶体管199和PMOS晶体管197并联连接。PMOS晶体管199在其栅极处接收信号ZRASE。NMOS晶体管71连接在具有地电位的节点和节点N1之间。PMOS晶体管63连接在具有地电位的节点和节点N2之间，并且其栅极连接到节点N2。节点N2连接到图2中的节点N2。节点N1连接到图2中的节点N1。
在DRAM的正常方式下，把高电平的信号ZRASE加到PMOS晶体管199。结果，所述箝位电平由PMOS晶体管197和61确定。同时，在DRAM的专用方式(以下的描述涉及自刷新方式)中，把“L”电平的信号ZRASE加到PMOS晶体管199。结果，PMOS晶体管199导通。因此，所述箝位电平仅由PMOS晶体管61确定。该箝位电平也与联系示于图3中的检测电路所描述的箝位电平相似。
根据以上的描述，自刷新方式下的箝位电平大于正常方式下的箝位电平。因此，自刷新方式下的基片电压Vbb的最小值大于正常方式下的基片电压Vbb的最小值。结果，自刷新方式下的暂停刷新能力高于(长于)正常方式下的暂停刷新能力。
较高的暂停刷新能力允许增加达到“L”电平的内/RAS的时间间隔。当在自刷新方式下内/RAS达到“L”电平时，选择一根字线，并且，对连接到该字线的多个存储单元进行读/写操作。因此，在自刷新方式下，通过改善暂停刷新能力并且延长达到“L”电平的内/RAS的时间间隔来降低规定的时间间隔内的电力消耗。应当指出，当利用示于图3中的通用检测电路时，由于所述箝位电平在正常方式下或自刷新方式下是一样的，因此，不能改善自刷新方式下的电力消耗。
图10说明所述DRAM的箝位电平和操作方式之间的关系。
在所述DRAM的正常方式下，信号ZRASE处在“H”电平，因此，示于图9中的PMOS晶体管199截止。因此，假定地电位是GND以及PMOS晶体管197和61的阈电压是Vth，则节点A的电位等于GND-2Vth。
在所述DRAM的自刷新方式下，信号ZRASE处在“L”电平，因此，PMOS晶体管199导通。因此，节点A的电位等于GND-Vth。
这样，自刷新方式下节点A的电位GND-Vth超过正常方式下节点A的电位GND-2Vth，从而，自刷新方式下的箝位电平超过正常方式下的箝位电平。
图11是用于说明产生示于图9中的信号ZBBU的时序的图。根据在信号/CAS达到“L”电平之后信号/RAS达到“L”电平(根据CBR时序)，在信号/RAS或信号/CAS达到“L”电平之后，进入自刷新方式70微秒。因此，设定脉冲宽度tRAS和tCAS为大约70微秒或更长。
信号ZBBU是对进入自刷新方式作出响应而达到“L”电平的信号。
下面说明暂停刷新和自刷新之间的关系。参考图11，当信号ZBBU处在“L”电平时，内/RAS在时间间隔IR内达到“L”电平。在自刷新方式下，希望建立暂停刷新能力P(ms)和把所有存储单元都刷新所需时间R(ms)之间的以下的关系P(ms)＞R(ms)......(2)此处，例如，在刷新2K(2048)位的情况下，把所有存储单元都刷新所需时间R表示如下
R＝IR×2K(2048)......(3)如果关系P(ms)＜R(ms)成立，那么，这种特定的DRAM不能令人满意地起具有自刷新方式的DRAM的作用。因此，必须这样设定间隔IR，使得在暂停刷新能力P(ms)的范围内把所有存储单元刷新。但是，减小内/RAS达到“L”电平的时间间隔IR导致自刷新方式下消耗的电流增加，从而妨碍自刷新方式下电力消耗的降低。为了解决这个问题，设定自刷新方式下的箝位电平大于正常方式下的箝位电平，即，设定自刷新方式下的基片电压Vbb大于正常方式下的基片电压Vbb，以便改善(延长)所述暂停刷新能力。结果，延长了内/RAS达到“L”电平的时间间隔IR，因此，能够减小自刷新方式下单位时间消耗的电力。
下面指出暂停刷新能力随着基片电压Vbb的增大而提高的原因。假定在存储单元中积累“H”电平的数据、即、正电荷，则该正电荷泄漏到具有基片电压Vbb的基片。因此，较小的负值的基片电压Vbb在所述存储单元和基片之间产生较大的电位差，因此，所述正电荷将更加可能从所述存储单元泄漏。相反，较大的负值的基片电压Vbb使所述存储单元和基片之间的电位差变小，因此，所述正电荷将较少可能从所述存储单元泄漏。自然，在具有较大的电位差的正常方式下，正电荷将更加可能泄漏，而在具有较小的电位差的自刷新方式下，正电荷将较少可能泄漏。
例如，假定存储单元的电位是5伏，自刷新方式下的基片电压Vbb是-2伏，以及正常方式下的基片电压Vbb是-4伏，那么，所述存储单元和基片之间的电位差在自刷新方式下是7伏、而在正常方式下是9伏。自然，在具有较大的电位差的正常方式下，正电荷将更加可能泄漏，而在具有较小的电位差的自刷新方式下，正电荷将较少可能泄漏。
从以上的描述可以明白，随着具有负值的基片电压Vbb的增大，暂停刷新能力得到改善。
如上所述，在根据本发明的第一实施例的DRAM的基片电压产生单元中，设定检测电路的箝位电平，使其在自刷新方式下大而在正常方式下小。结果，自刷新方式下的基片电压Vbb超过正常方式的基片电压Vbb。因此，可以改善自刷新方式下的暂停刷新能力，并且可以延长内/RAS达到“L”电平的时间间隔IR。
因此，在根据本发明的第一实施例的DRAM中，可以减小自刷新方式下单位时间的电力消耗(电流消耗)。
应当指出，图9中串联连接在节点A和具有地电位的节点之间的PMOS晶体管的数目决定了所述箝位电平。当节点A和具有地电位的节点之间的PMOS晶体管的数目增加时，所述箝位电平减小，而当节点A和具有地电位的节点之间的PMOS晶体管的数目减少时，所述箝位电平增大。
(第二实施例)根据本发明的第二实施例的DRAM的整体结构与图1中的相似。根据第二实施例的DRAM的基片电压产生单元也与图2中的基片电压产生单元相似。但是，参考图2，在检测电路53的结构方面，根据第二实施例的DRAM不同于根据第一实施例的DRAM。其余部分具有相似的结构。
图12是详细说明用于根据本发明的第二实施例的DRAM的内部电压产生单元的检测电路的电路图。和图3及9中的相似的部分用相同的标号标明，并且将不重复对这些部分的描述。
参考图12，所述用于该第二实施例中的检测电路包含PMOS晶体管55、57、59、61、63、201、和203，NMOS晶体管65、66、67、69、71、和73，以及电阻器75。
PMOS晶体管61连接在具有地电位的节点和节点A之间，并且，其栅极连接到节点A。PMOS晶体管201和63串联连接在具有地电位的节点和节点N2之间，并且其栅极连接到节点N2。PMOS晶体管203和PMOS晶体管201并联连接，并且在栅极处接收信号ZBBU。信号ZBBU与图9中的信号ZBBU相似。
当所述DRAM处在正常方式时，把“H”电平的信号ZBBU加到PMOS晶体管203。结果，PMOS晶体管201和63这样确定保持电平，使得当负值的基片电压Vbb小的时候，图2的泵源电路47停止工作。结果，正常方式下的基片电压Vbb具有小的幅度。
相反，在自刷新方式下，PMOS晶体管203接收“L”电平的信号ZBBU。因此，保持电平仅由PMOS晶体管63确定，因此，当负值的基片电压Vbb大的时候，图2的泵源电路47停止工作。换言之，在自刷新方式下的基片电压Vbb具有大的幅度。所述保持电平与联系图3的检测电路53所说明的相似。
如上所述，在用于根据本发明的第二实施例的DRAM的内部电压产生单元的检测电路中，自刷新方式下的保持电平超过正常方式下保持电平。因此，在自刷新方式下产生的基片电压Vbb超过在正常方式下产生的基片电压Vbb。这意味着改善了自刷新方式下的暂停刷新能力。当暂停刷新能力较高时，可以设定较长的到达“L”电平的内/RAS的时间间隔。
在根据本发明的第二实施例的DRAM中，能够降低自刷新方式下给定时间间隔内的电力消耗。
连接在具有地电位的节点和节点N2之间的PMOS晶体管的数目决定了所述保持电平。当具有地电位的节点和节点N2之间的PMOS晶体管的数目增加时，所述保持电平减小，而当具有地电位的节点和节点N2之间的PMOS晶体管的数目减少时，所述保持电平增大。
(第三实施例)根据本发明的第三实施例的DRAM的结构与图1中的DRAM的基本上相似。根据第三实施例的DRAM的内部电压产生单元与图2中的内部电压产生单元相似。但是，参考图2，在环形振荡器43方面，根据第三实施例的DRAM不同于根据第一实施例的DRAM。其余部分彼此相似。
图13是详细说明用于根据本发明的第三实施例的DRAM的内部电压产生单元的环形振荡器43(图2)的电路图。和图2中的相似的部分用相同的标号标明，并且将不重复对这些部分的描述。
参考图13，用于第三实施例中的环形振荡器43(图2)包含PMOS晶体管205、207和209，NMOS晶体管301，以及倒相器303、305和307。NMOS晶体管301具有高电阻。
PMOS晶体管205和209串联连接在具有电源电位Vcc的节点和节点B之间。PMOS晶体管205和209的栅极连接到节点B。PMOS晶体管207和PMOS晶体管205并联连接。
PMOS晶体管207在栅极处接收信号BBU。NMOS晶体管301连接在具有地电位的节点和节点B之间，并且，其栅极连接到具有电源电位Vcc的节点。三个倒相器303-305连接在B和节点N5之间。节点B和节点N5彼此连接。
参考图13，在自刷新方式下，PMOS晶体管207接收“H”电平的信号BBU。结果，假定PMOS晶体管205和209具有阈电压Vth，则节点B的电压等于Vcc-Vth。
在正常方式下，PMOS晶体管207接收“L”电平的信号BBU，并且，因此而导通。因此，节点B的电位等于Vcc-Vth。
如上所述，自刷新方式下的节点B的电位小于正常方式下节点B的电位。因此，在自刷新方式下加到节点N5的脉冲信号的周期长于在正常方式下加到节点N5的脉冲信号的周期。于是，图2中所示的用于产生基片电压Vbb的泵源电路的容量，在自刷新方式时小于在正常方式时。换言之，自刷新方式下的具有负值的基片电压Vbb超过正常方式下具有负值的基片电压Vbb。信号BBU是图9中信号ZBBU的倒相形式。
如上所述，不断地运行的、用于根据本发明的第三实施例的DRAM的内部电压产生单元的环形振荡器(图2中环形振荡器43)的产生基片电压Vbb的能力在自刷新方式下弱而在正常方式下强。结果，可以改善自刷新方式下的暂停刷新能力。在较高的暂停刷新能力的情况下，可以延长到达“L”电平的内/RAS的时间间隔。
在根据本发明的第三实施例的DRAM的自刷新方式下，可以降低单位时间的电力消耗。
(第四实施例)根据本发明的第四实施例的DRAM的结构与图1中的DRAM的基本上相似。根据第四实施例的DRAM的内部电压产生单元与图2中的内部电压产生单元相似。但是，参考图2，在环形振荡器45方面，根据第四实施例的DRAM不同于根据第一实施例的DRAM。其余部彼此相似。
图14是详细说明用于根据本发明的第四实施例的DRAM的内部电压产生单元的环形振荡器45(图2)的电路图。与图2和8中的相似的部分用相同的标号标明，并且将不重复对这些部分的描述。
参考图14，用于第四实施例中的环形振荡器45(图2)包含倒相器187、189、191和193，以及NMOS晶体管302和303。
倒相器193接收信号ZRASE，并且，其输出节点连接到倒相器191的输入节点以及NAND电路302的一个输入节点。倒相器191的输出节点连接到倒相器189的输入节点。倒相器189的输出节点连接到倒相器187的输入节点。倒相器187的输出节点连接到NAND电路302的另一个输入节点。NAND电路302的输出节点连接到NAND电路303的一个输入节点。NAND电路303在其另一个节点接收信号ZBBU。
当所述DRAM处在正常方式时，NAND电路303接收“H”电平信号ZBBU。因此，在正常方式下，当信号ZRASE从“H”电平转变到“L”电平，或者从“L”电平转变到“H”电平时，和这种转变一致地从节点N6输出一个脉冲信号。信号ZRASE随着信号/RAS或内/RAS从“H”电平转变到“L”电平而从“H”电平转变到“L”电平，并且，随着信号/RAS或内/RAS从“L”电平转变到“H”电平而从“L”电平转变到“H”电平。
在自刷新方式下，NAND电路303接收“L”电平的信号ZBBU。结果，；来自NAND电路303的输出信号被固定在“L”电平。这意味着在所述自刷新方式下，图2的泵源电路51不工作。由于图2的泵源电路51在所述自刷新方式下不工作，因而降低了整个内电压产生单元的产生基片电压Vbb的能力。换言之，自刷新方式下的基片电压Vbb大于正常方式下的基片电压Vbb。
如上所述，根据本发明的第四实施例的DRAM的内部电压产生单元的振荡器45在自刷新方式下停止工作。结果，自刷新方式下的基片电压Vbb超过正常方式下的基片电压Vbb。这意味着所述自刷新方式下的暂停刷新能力高于正常方式下的暂停刷新能力。在较高的暂停刷新能力的情况下，可以延长到达“L”电平的内/RAS的时间间隔。
结果，在根据本发明的第四实施例的DRAM的自刷新方式下，可以降低单位时间的电力消耗。
此外，由于在根据本发明的第四实施例的DRAM的自刷新方式下环形振荡器45和泵源电路51(图2)停止工作，因此，可以进一步降低自刷新方式下的电力消耗。
应当指出，信号ZBBU与图9中的信号ZBBU相似。
虽然已经详细地描述和举例说明了本发明，但是，很显然，这些内容仅仅作为说明和例子而不作为对本发明的限制，本发明的精神和范围仅受所附的权利要求书的限制。
权利要求
1.一种具有正常方式和专用方式的半导体存储装置，该装置包括用于产生加到输出节点(N1)的具有负值的基片电压的基片电压产生装置(35)，其特征在于所述基片电压产生装置(35)包括用于检测所述输出节点(N1)的电位电平的检测装置(53)，以及用于根据由所述检测装置(53)检测到的电位电平而产生所述基片电压的基片电压产生装置(47)，当所述输出节点(N1)的电位超过预定的电位时，所述检测装置(53)使所述电压产生装置(47)工作，以及所述检测装置(53)响应表明进入所述专用方式的信号(ZBBU)而把所述预定的电位调整到高于正常方式下所述预定电位电平的电平。
2.根据权利要求1的半导体存储装置，其特征在于所述检测装置(53)包括多个串联连接在第一节点和第二节点(N2)之间的第一晶体管(201，63)，所述多个第一晶体管(201，63)的控制极连接到所述第二节点(N2)，所述第二节点(N2)具有与所述输出节点(N1)的电位一致的电位，所述第二节点(N2)的电位低于所述第一节点的电位，所述检测装置(53)还包括与所述多个第一晶体管(201，63)中的至少一个(201)并联连接的第二晶体管(203)，所述第二晶体管(203)通过在其控制极接收表明进入所述专用方式的信号(ZBBU)而导通，从而把所述预定的电位调整到在所述专用方式下的电平高于在所述正常方式下的电平，以及在所述专用方式下的所述预定的电位和在所述正常方式下的所述预定的电位的幅度决定于所述第一晶体管(201，63)的数目。
3.一种具有正常方式和专用方式的半导体存储装置，该装置包括用于产生加到输出节点(N1)的具有负值的基片电压的基片电压产生装置(35)，其特征在于所述基片电压产生装置(35)包括用于检测所述输出节点(N1)的电位电平的检测装置(53)，以及用于产生所述基片电压的基片电压产生装置(47)，当所述输出节点(N1)的电位低于预定的电位时，所述检测装置(53)从所述输出节点(N1)释放电子，以及所述检测装置(53)响应表明进入所述专用方式的信号(ZBBU)而把所述预定的电位调整到高于正常方式下所述预定电位电平的电平。
4.根据权利要求3的半导体存储装置，其特征在于所述检测装置(53)包括多个串联连接在第一节点和第二节点(A)之间的第一晶体管(197，61)，所述多个第一晶体管(197，61)的控制极连接到所述第二节点(A)，所述第二节点(A)具有与所述输出节点(N1)的电位一致的电位，所述第二节点(A)的电位低于所述第一节点的电位，所述检测装置(53)还包括与所述多个第一晶体管(197，61)中的至少一个(197)并联连接的第二晶体管(199)，所述第二晶体管(199)通过在其控制极接收表明进入所述专用方式的信号(ZBBU)而导通，从而把所述预定的电位调整到在所述专用方式下的电平高于在所述正常方式下的电平，以及在所述专用方式下的所述预定的电位和在所述正常方式下的所述预定的电位的幅度决定于所述第一晶体管(197，61)的数目。
5.一种具有正常方式和专用方式的半导体存储装置，该装置包括用于产生加到输出节点(N1)的具有负值的基片电压的基片电压产生装置(35)，其特征在于所述基片电压产生装置(35)包括用于产生所述基片电压的泵源装置(49)，用于产生使所述泵源装置(49)工作的脉冲信号的环形装置(43、303、305、307)，以及用于控制来自所述环形装置的所述脉冲信号的频率的环形控制装置(43、205、207、209)，以及所述环形控制装置响应表明进入所述专用方式的信号(ZBBU)而把低于正常方式下的所述电位的电位加到所述环形装置的输入节点。
6.根据权利要求5的半导体存储装置，其特征在于所述环形控制装置包括串联连接在所述环形装置的所述输入节点(B)和其电位高于所述输入节点(B)的电位的高电位(Vcc)节点之间的多个第一晶体管(205，209)，所述多个第一晶体管(205，209)的控制极连接到所述输入节点(B)，所述环形控制装置还包括与所述多个第一晶体管(205，209)中的至少一个(205)并联连接的第二晶体管(207)，所述第二晶体管(207)通过在其控制极接收表明进入所述专用方式的信号(ZBBU)而截止，从而把所述专用方式下的高于所述正常方式下的电位的电位加到所述输入节点(B)，以及在所述专用方式下加到所述输入节点(B)的电位和在所述正常方式下加到所述输入节点(B)的电位的幅度决定于所述第一晶体管(205，209)的数目。
7.一种具有正常方式和专用方式的半导体存储装置，该装置包括用于产生加到输出节点(N1)的具有负值的第一基片电压的第一基片电压产生装置(39、41、47)，用于产生加到所述输出节点(N1)的具有负值的第二基片电压的连续不断地工作的第二基片电压产生装置(43、49)，响应控制所述半导体存储装置的内部操作的控制信号而产生加到所述输出节点(N1)的具有负值的第三基片电压的第三基片电压产生装置(45、51)，其特征在于所述第一基片电压产生装置(39、41、47)根据所述输出节点(N1)的电位电平而工作，以及所述第三基片电压产生装置(45、51)在所述专用方式下停止工作。
8.根据权利要求1的半导体存储装置，其特征在于所述专用方式是自刷新方式。
9.根据权利要求2的半导体存储装置，其特征在于所述专用方式是自刷新方式。
10.根据权利要求3的半导体存储装置，其特征在于所述专用方式是自刷新方式。
11.根据权利要求4的半导体存储装置，其特征在于所述专用方式是自刷新方式。
12.根据权利要求5的半导体存储装置，其特征在于所述专用方式是自刷新方式。
13.根据权利要求6的半导体存储装置，其特征在于所述专用方式是自刷新方式。
14.根据权利要求7的半导体存储装置，其特征在于所述专用方式是自刷新方式。
全文摘要
DRAM包括产生负的加到第一节点的基片电压的基片电压产生装置。后者包括检测电路。检测电路包括第一、二和三PMOS晶体管。第三PMOS晶体管在自刷新方式接收“L”电平信号而在正常方式接收“H”电平信号。结果，基片电压的箝位电平在自刷新方式下大而在正常方式下小。在自刷新方式下NMOS晶体管具有大于正常方式下的基片电压而导通，因此基片电压增大并且暂停刷新能力得到改善。因此可加大内/RAS的时间间隔和降低自刷新方式下的电力消耗。
文档编号G11C11/403GK1157460SQ9612264
公开日1997年8月20日 申请日期1996年10月17日 优先权日1996年2月15日
发明者中井润 申请人:三菱电机株式会社